能够校正工作周期的数字延迟锁定回路及其方法技术

一种用以调整时钟信号的装置，包括：时钟多工单元，用以接收外部时钟信号、外部时钟杠信号及反馈时钟信号，以便基于该外部时钟信号的相位与该反馈时钟信号的相位的比较结果选择该外部时钟信号及该外部时钟杠信号中之一，作为该时钟多工单元的输出信号；以及一延迟锁定回路（ＤＬＬ），用以产生一工作校正时钟信号及该反馈时钟信号，以响应该时钟多工单元的输出信号。

【技术实现步骤摘要】

本专利技术关于一种用以补偿外部时钟信号与内部时钟信号间的时钟偏移的延迟锁定回路(delay locked loop，DLL)；且更具体地，关于一种能校正该外部时钟信号的工作周期(duty cycle)的DLL。现有技术通常，在一同步半导体存储设备中，以同步于一外部时钟信号的上升及下降沿方式来实施数据存取操作(例如一读取操作及一写入操作)。因为在该外部时钟信号输入至该同步半导体存储设备的同时，会有时间延迟，以便可用以作为该同步半导体存储设备的一内部时钟信号，所以使用一延迟锁定回路，以通过补偿该内部时钟信号与该外部时钟信号间的时钟偏移来使该内部时钟信号与该外部时钟信号同步。当增加该同步半导体存储设备的操作速度时，需要一用以使该内部时钟信号与该外部时钟信号同步及校正该外部时钟信号的工作周期的装置，以提高该同步半导体存储设备的效能。因此，已提出有各种不同的用以补偿该内部时钟信号与该外部时钟信号间的时钟偏移及用以校正该工作周期的延迟锁定回路。图1显示一传统延迟锁定回路的框图，其中该传统延迟锁定回路系揭露于一共同拥有的共同未决申请(2002年12月30日所提出的专利技术名称为″用以校正工作周期的数字延迟锁定回路装置及其方法(DIGITAL DLLAPPARATUS FOR CORRECTING DUTY CYCLE AND METHOD THEREOF)″的美国专利申请第10/331,412号)中，在此并入本申请以作为参考。如所示，该传统延迟锁定回路包括缓冲器110、延迟线单元120、工作误差控制器130、第一延迟模型单元140、第一直接相位检测器150、第二延迟模型单元160及第二直接相位检测器170。该缓冲器110接收一外部时钟信号ext_clk及通过缓冲该外部时钟信号ext_clk以产生一第一内部时钟信号。将该第一内部时钟信号输入至该延迟线单元120。该延迟线单元120接收该第一内部时钟信号且亦接收来自该第一及第二直接相位检测器150及170的第一检测信号及第二检测信号。该延迟线单元120基于该第一及第二检测信号延迟该第一内部时钟信号且输出第一延迟内部时钟信号intclk1及第二延迟内部时钟信号intclk2至该工作误差控制器130。详而言之，该延迟线单元120包括第一控制器121、第一延迟线122、第二控制器123及第二延迟线124。该第一控制器121基于该第一检测信号产生一用以控制一延迟量的第一控制信号及输出该第一控制信号至该第一延迟线122。该第一延迟线122接收该第一控制信号及该第一内部时钟信号。该延迟线122基于该第一控制信号来延迟该第一内部时钟信号。亦即，该第一延迟线122基于该第一控制信号产生该第一延迟内部时钟信号intclk1。将该第一延迟内部时钟信号intclk1输入至该工作错误控制器130。该第二控制器123基于该第二检测信号输出一用以控制一延迟量的第二控制信号至该第二延迟线124。该第二延迟线124接收该第二控制信号及该第一内部时钟信号。该第二延迟线124基于该第二控制信号延迟该第一内部时钟信号。然后，将该延迟的第一内部时钟信号反向及输出以作为该第二延迟内部时钟信号intclk2。将第二延迟内部时钟信号intclk2输出至该工作误差控制器130。该工作误差控制器130接收该第一及第二延迟内部时钟信号intclk1及intclk2。该工作误差控制器130通过将一第一工作控制时钟信号int_clk及一第二工作控制时钟信号intclk2’的下降沿调整至该第一工作控制时钟信号int_clk及该第二工作控制时钟信号intclk2’的下降沿的中间处，以产生该第一工作控制时钟信号int_clk及该第二工作控制时钟信号intclk2’。在此，如上所述，通过移位该第一及第二工作控制时钟信号int_clk及intclk2’的下降沿，以工作校正该第一及第二工作控制时钟信号int_clk及intclk2’成为50％占空率(duty ratio)。然后，将该第一及第二工作控制时钟信号int_clk及intclk2’分别输出至该第一及第二延迟模型单元140及160。该工作误差控制器130包括第一相位检测器131、混合控制器132、第一相位混合器133及第二相位混合器134。将该第一及第二延迟内部时钟信号intclk1及intclk2反相且输入至该第一相位检测器131。该第一相位检测器131比较该第一及第二延迟内部时钟信号intclk1及intclk2的下降沿的相位，以便决定哪一个下降沿超前另一下降沿，用以基于该比较结果产生一相位检测信号。将该相位检测信号输出至该混合控制器132。该混合控制器l32接收该相位检测信号，以基于该相位检测信号来决定一加权值k，其包含该第一及第二延迟内部时钟信号intclk1及intclk2的两个下降沿间的相位差。将该加权值k输出至该第一及第二相位混合器133及134。该加权值k包括多个加权信号。该第一相位混合器13接收该加权值k以及该第一及第二延迟内部时钟信号intclk1及intclk2。该第一相位混合器133通过从1减去该加权值k来计算一差值。通过将该差值施加至该第一延迟内部时钟信号intclk1及将该加权值k施加至该第二延迟内部时钟信号intclk2，该第一相位混合器133产生该第一工作控制时钟信号int_clk。将该第一工作控制时钟信号int_clk输出至该第一延迟模型单元140。该第二相位混合器134接收该加权值k及通过从1减去该加权值k以计算一差值。通过将该加权值施加至该第一延迟内部时钟信号intclk1及将该差值施加至该第二延迟内部时钟信号intclk2，该第二相位混合器134产生该第二工作控制时钟信号intclk2’。该第二相位混合器134将该第二工作控制时钟信号intclk2’输出至该第二延迟模型单元160。在此，如上所述，该第一及第二工作控制时钟信号int_clk及intclk2’通过将它们的下降沿调整至其中间位置所产生；以及该相位位移的方向及量由该加权值k及该差值所决定。该第一延迟模型单元140接收该第一工作控制时钟信号int_clk及估算该外部时钟信号ext_clk经过该传统延迟锁定回路而输出成为该第一及第二工作控制时钟信号int_clk及intclk2’时所产生的延迟量。该第一延迟模型单元140基于所估算的延迟量产生一第一补偿时钟信号iclk1及将该第一补偿时钟信号iclk1输出至该第一直接相位检测器150。该第一直接相位检测器150接收该外部时钟信号ext_clk及该第一补偿时钟信号iclk1，由此产生该第一检测信号，以响应该外部时钟信号ext_clk与该第一补偿时钟信号iclk1的比较结果。将该第一检测信号输入至该延迟线单元120。该第二延迟模型单元160接收该第二工作控制时钟信号intclk2’及估算该第二工作控制时钟信号intclk2’从该传统延迟锁定回路行进至一数据输入/输出接脚(DQ接脚)时所产生的延迟量。该第二延迟模型单元160基于所估算的延迟量产生一第二补偿时钟信号iclk2及将该第二补偿时钟信号iclk2输出至该第二直接相位检测器170。该第二直接相位检测器170接收该外部时钟信号ext_clk及该第二补偿时钟信号iclk2，本文档来自技高网...

【技术保护点】
一种用以调整时钟信号的装置，包括：时钟多工单元，用以接收外部时钟信号、外部时钟杠信号及反馈时钟信号，以便基于该外部时钟信号的相位与该反馈时钟信号的相位的比较结果选择该外部时钟信号及该外部时钟杠信号之一，作为该时钟多工单元的输出信号； 以及延迟锁定回路，用以产生工作校正时钟信号及该反馈时钟信号，以响应该时钟多工单元的输出信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李铉雨，郭钟太，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]