寄存器控制的延迟锁定回路及其控制方法技术

一种寄存器控制器的延迟锁定回路（ＤＬＬ），包括：一粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号；一细延迟线单元，用以接收所述延迟的输入时钟信号，以产生第一细延迟的时钟信号与第二细延迟的时钟信号；一相位检测器，用以比较外部时钟信号与反馈的时钟信号的相位，以基于比较结果产生相位检测信号；一相位混合器，用以基于一权重值混合第一细延迟的时钟信号与第二细延迟的时钟信号的相位，以产生一混合的时钟信号；及混合器控制器，用以基于相位检测信号而可产生所述权重值。

【技术实现步骤摘要】

本专利技术关于一种延迟锁定回路(DLL)装置，尤指一种寄存器控制的DLL装置，用以补偿外部时钟信号与内部时钟信号间的时钟信号相位差。
技术介绍
通常，在一个同步的半导体存储器装置中，诸如读操作及写操作的数据存取操作，是与一外部时钟信号的上升与下降沿同步执行的。为了应用作为同步半导体存储器装置的内部时钟信号，故当外部时钟信号输入于同步半导体存储器装置时产生时间延迟，使用一种延迟锁定回路(DLL)，用以通过补偿内部时钟信号与外部时钟信号间的时钟差异，从而使内部时钟信号与外部时钟信号同步。图1为第一种传统的寄存器控制的DLL的方块图。如图所示，该第一种传统寄存器控制的DLL包括第一缓冲器110、第一相位检测器120、第一粗延迟线140、第一移位寄存器130、及第一延迟模型单元150。第一缓冲器110是接收一外部时钟信号CLK以通过缓冲该外部时钟CLK而产生一输入时钟信号in_clk。输入时钟信号in_clk是基于来自第一移位寄存器130所输出多个的延迟控制信号而由第一粗延迟线140加以延迟，之后，延迟的输入时钟信号乃输出而作为延迟锁定的时钟信号dl_clk。第一延迟模型单元150是接收延迟锁定的时钟信号dl_clk，将延迟锁定的时钟信号dl_clk延迟一段预定的时间，从而输出一反馈的时钟信号fb_clk。第一相位检测器120比较输入时钟信号in_clk以及反馈时钟信号fb_clk的相位，以根据比较结果产生左移控制信号sl_ctr以及右移控制信号sr_ctr. 第一移位寄存器130是基于左移控制信号sl_ctr及右移控制信号sr_ctr而产生多个延迟控制信号，以控制第一粗延迟线140的延迟量。图2为第一粗延迟线140的概略电路图。如图所示，第一粗延迟线140包括多个单位延迟单元(UDCs)，各该单位延迟单元包括两个NAND门。多个中的各个单位延迟单元具有一单位延迟量。此处，假设第一粗延迟线140包括有3个单位延迟单元，亦即，第一～第三单位延迟单元UDC1～UDC3。亦假设多个延迟控制信号包括有第一～第三左移信号SL1～SL3，用以控制第一～第三单位延迟单元UDC1～UDC3。例如，若第三左移信号SL3被激活为一逻辑高电平时，输入时钟信号in_clk经过第三单位延迟单元UDC3输出作为延迟锁定的时钟信号dl_clk。之后，若第一移位寄存器130把多个延迟控制信号左移以增加第一粗延迟线140的延迟量时，亦即，若第一移位寄存器130激活为取代第三左移信号SL3的第二左移信号SL2时，输入时钟信号in_clk经过第二与第三单位延迟单元UDC2与UDC3，被输出作为延迟锁定的时钟信号dl_clk。但是，如上述，因为第一粗延迟线140的延迟量是由多个单位延迟单元控制，故输入时钟信号in_clk的延迟即不能少于单位延迟量。图3为传统第二种寄存器控制的DLL的方块图。该第二种传统寄存器控制的DLL是第一种传统寄存器控制的DLL的升级版。如图所示，第二种传统寄存器控制的DLL第二缓冲器310、第二粗延迟线340、第二相位检测器320、第二移位寄存器330、第相位混合器360、第一混合器控制器350、第三缓冲器370、第一工作循环(duty cycle)校正器380第二延迟模型单元390。与图1所示的第一种传统寄存器控制的DLL相比，第二种传统寄存器控制的DLL还包括第一相位混合器360、第一混合器控制器350及工作循环校正器380。粗延迟线340包括多个单位延迟单元、而每一个均具有一单位延迟量的单位延迟单元。粗延迟线340是把第二缓冲器310所输出的一输入时钟信号in_clk予以延迟，用以产生第一与第二延迟的时钟信号。此处，第一延迟的时钟信号及第二延迟的时钟信号中的一个比另一个经过多一个的单位延迟单元。因此，相位差与第一和第二延迟的时钟信号间的单位延迟量一样多。第一相位混合器360是接收来自第二粗延迟线340的第一与第二延迟的时钟信号，之后，第一相位混合器360把第一与第二延迟的时钟信号的相位混合，以产生其相位介于第一与第二延迟时钟信号的相位间的第一混合时钟信号。此即，第一混合时钟信号的相位是超前于第一与第二延迟时钟信号的两个相位中的一个相位而落后于另一个的相位。第一混合时钟信号经第一工作循环校正器380的工作校正后，即输出作为延迟锁定的时钟信号dl_clk。因之，与第一种传统寄存器控制的DLL相比、第二种传统的寄存器控制的DLL，因使用了第一相位混合器360，故可更精细的使延迟锁定的时钟信号dl_clk与外部时钟信号CLK同步。图4为第二粗延迟线340的概略电路图。如图所示，第一与第二延迟的时钟信号是分别经由第一输入端IN1与第二输入端IN2输入至第一相位混合器360。此处，是假设第一延迟时钟信号为经由第一输入端IN1输入，而第二延迟时钟信号是经由第二输入端IN2输入。如上述，与比较第一延迟时钟信号相比，第二延迟时钟信号经过多一个的单位延迟单元。图5为第二粗延迟线340的操作例示，用以表示第二种传统寄存器控制的DLL的问题。每一个矩形的第二粗延迟线340代表一个单位延迟单元。通常，单位延迟单元是包括多个串联连接的反相器(inverter)及一个NAND门或多个串联连接的NAND门。如上述，第一相位混合器360是接收经第一输入端IN1的第一延迟时钟信号及经第二输入端IN2的第二延迟时钟信号，用以产生混合的时钟信号。此处，如图5所示，假设输入时钟信号in_clk是经过3个单位延迟单元而拟输出作为第一延迟的时钟信号。此时，若输入于第一相位混合器(相位混合器)360的权重值K为0，则第一延迟的时钟信号输出作为混合的时钟信号。亦即，因权重值K是施加于第二延迟的时钟信号，而(1-K)的权重值是施加于第一延迟的时钟信号，故当混合第一与第二延迟时钟信号的相位时，该第二延迟的时钟信号可忽略。但是，若第二相位混合器320所检测的为延迟锁定的时钟信号dl_clk的相位是超前于外部时钟信号CLK的相位时，权重值K逐渐增加。之后，若权重值K成为1时，第二延迟的时钟信号乃输出作为混合的时钟信号。但是，若延迟锁定的时钟信号dl_clk的相位仍是超前于外部时钟信号CLK的相位，即使权重值K成为1时，权重值K无法再增加。因之，此时，第二移位寄存器330是把第二粗延迟线340的单位延迟单元左移，则输入时钟信号in_clk从而经过4个单位延迟单元，且权重值K变成0。结果，如图5所示，权重值K是由1到0作变化，而第一与第二延迟的时钟信号被以单位延迟量延迟。但是，在此时，由于权重值K是自1变为0，且第一与第二延迟的时钟信号是同时以单位延迟量作延迟，故混合的时钟信号产生了一种抖动(jitter)。亦即，当发生一种边界切换(boundary switching)时，亦即当第二粗延迟线340的单位延迟单元是被左移时，由于所述跳动，混合的时钟信号无法作无缝的延迟。图6为第三种传统寄存器控制的DLL。第三种传统寄存器控制的DLL是图3所示该第二种传统寄存器控制的DLL的升级版，用以消除第二种传统寄存器控制的DLL的上述问题。如图所示，第三种传统寄存器控制的DLL与第二种传统寄存器控制的DLL相比，是包括了多一个的粗延迟线。亦即，第三种传统寄存器控制的DLL本文档来自技高网...

【技术保护点】
一种寄存器控制的延迟锁定回路（ＤＬＬ），包括：一粗延迟线，用以通过延迟一外部时钟信号而产生一延迟的输入时钟信号；一细延迟线单元，用以接收该延迟的输入时钟信号，以产生第一细延迟时钟信号及第二细延迟时钟信号；一相位检测器，用以比较该外部时钟信号及一反馈时钟信号的相位，以基于该比较结果产生一相位检测信号；一相位混合器，用以通过基于一权重值混合该第一细延迟时钟信号及第二细延迟时钟信号的相位，而产生一混合时钟信号；及一混合器控制器，用于基于所述相位检测信号产生所述权重值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李铉雨，郭钟太，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]