下拉控制电路及应用其的移位寄存器制造技术

本发明专利技术公开一种移位寄存器及应用其的移位寄存器。在一实施例中，下拉控制电路包含一释放电路（ｒｅｌｅａｓｅ?ｃｉｒｃｕｉｔ）与四个相互电性耦接的晶体管Ｔ４，Ｔ５，Ｔ６与Ｔ７。释放电路用以使晶体管Ｔ５交替地开启与关闭，从而实质地减缓其应力（ｓｔｒｅｓｓ），并且改善其可靠度与延长移位寄存器的使用寿命。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器，特别是有关一种高度可靠的下拉控制电路及应用其的移位寄存器。
技术介绍
液晶显示器(IXD)包含液晶显示面板，其中液晶显示面板由液晶单元与像素元件 所组成，每一像素元件对应于液晶单元。这些像素大体上经配置排列，以形成具有多个像素 行、列的矩阵。液晶显示面板通过驱动电路来驱动，其中驱动电路包含一栅极驱动器 (gatedriver)与一数据驱动(data driver)。栅极驱动器产生多个栅极信号连续施加于栅 线，用以一列一列地相继开启像素单元。数据驱动产生多个源极信号(数据信号)，例如，连 续的取样影像信号，同时施加于数据线上，并且同时栅极信号施加于栅线用以校准液晶显 示面板上的液晶单元的状态来控制其光线穿透度，从而显示影像于液晶显示面板。在这驱动电路中，移位寄存器用于栅极驱动器中，使产生多个栅极信号以连续驱 动栅线。为了降低节省成本，无不致力于将移位寄存器整合于液晶显示面板中。举例来说， 其中之一即是通过非晶硅薄膜晶体管(aSi TFTs)将移位寄存器制造组装于液晶显示面板 的一玻璃基材上，并且/或是在低温多晶硅晶体管(LTPS TFTs)上。图8绘示由数据驱动811与具有多级S/R的非晶硅(a_Si)移位寄存器812驱动 的液晶显示器800的电路功能图。移位寄存器的控制信号813包含六个时序信号CLK1， CLK2，...与CLK6、一启动信号ST施加于第一 S/R级以及一参考电压VSS。移位寄存器812 配置以根据控制信号813产生多个栅级信号Gl，G2，. . .，Gi,以通过栅线815来启动像素 814。数据驱动811配置以根据一影像数据产生多个数据信号Dl，D2，. . .，Di，从而通过数 据线输入至像素814以产生一对应显示框。图9绘示一种具有一下拉控制电路的一般非晶硅(a-Si)移位寄存器900的电路 图。下拉控制电路910包含四个相互电性耦接的晶体管T4，T5，T6与T7，用以控制晶体管 T8与T9。如图10与图11所示，在此配置下，节点K与节点P之间的电压差K(n)-P(n)在 操作过程中，则周期地处于高电压电位相当长一段时间。然而，当一高电压电位持续地施加 于晶体管Τ5—长段时间，将由于其承受的应力(stress)致使晶体管T5的特性恶化，并且 因而晶体管T5无法适切地作用运转，从而减低移位寄存器的可靠度。因此，迄今为止，本领域技术人员无不穷其努力找寻找解决之道，以改善上述的问 题症结。
技术实现思路
本专利技术的一态样是有关于适用于移位寄存器的下拉控制电路。本专利技术的一实施例 中，下拉控制电路包含一第一输入端、一第二输入端、一第三输入端、一释放电路、至少四个 晶体管T4，T5，T6与T7。第一输入端用以接收一第一控制电压VI，第二输入端用以接收一第二控制电压V2，而第三输入端用以接收一参考电压VSS。一释放电路具有一第一端电性 连接第二输入端、一第二端电性连接一节点K与一第三端电性连接第三输入端。晶体管T4具有一栅极电性连接第一端、一漏极电性连接栅极与一源极电性连接 释放电路的第二端。晶体管T5具有一栅极电性连接节点K、一漏极电性连接晶体管T4的漏 极与一源极电性连接一节点P。晶体管T6具有一栅极电性连接一节点Q、一漏极电性连接 节点K与一源极电性连接释放电路的第三端。晶体管T7具有一栅极电性连接晶体管T6的 栅极、一漏极电性连接节点P与一源极电性连接晶体管T6的源极。一实施例中，其中释放电路包含一晶体管T12具有一栅极、一漏极与一源极，分别 电性连接第一端、第二端与第三端。另一实施例中，释放电路包含三晶体管T12，T13与T14。晶体管T12具有一栅 极、一漏极电性连接第二端与一源极电性连接第三端。晶体管T13具有一栅极电性连接第 一端、一漏极电性连接栅极与一源极电性连接晶体管T12的栅极。晶体管T14具有一栅极 电性连接第一端、一漏极电性连接晶体管T12的栅极与一源极电性连接第三端。晶体管 T4-T6与晶体管T12-T14的至少一包含一金属氧化物半导体薄膜晶体管(MOS thin film transistor)0另一实施例中，第一控制电压VI、第二控制电压V2与参考电压VSS满足逻辑关系 VIAND V2AND CLK(m) = 0。本专利技术的另一态样是有关于一种具有多级的移位寄存器。每一级具有如上所述的 下拉控制电路。本专利技术的另一态样则是一种适用于移位寄存器的下拉控制电路。在一实施例中， 下拉控制电路包含一输入电路、一释放电路、一下拉电路以及一输出电路。输入电路电性耦 接一第一控制电压Vl。释放电路电性耦接输入电路、一第二控制电压V2与一参考电压VSS。 下拉电路电性耦接输入电路与释放电路。输出电路电性耦接输入电路与下拉电路。于一实施例中，第一控制电压VI、第二控制电压V2与参考电压VSS满足逻辑关系 VIAND V2AND CLK(m) = 0。于一实施例中，输入电路包含一晶体管T4，具有一栅极电性耦接第一控制电压 VI、一漏极电性连接栅极与一源极电性连接一节点K。下拉控制电路包含一晶体管T6，具有 一栅极电性连接一节点Q、一漏极电性连接节点K与一源极电性耦接一释放电路。输出电路 包含一晶体管T5以及一晶体管T7。晶体管T5具有一栅极电性连接节点K、一漏极电性连 接晶体管T4的漏极与一源极电性连接一节点P。晶体管T7具有一栅极电性连接晶体管T6 的栅极、一漏极电性连接节点P与一源极电性连接晶体管T6的源极。于一实施例中，释放电路包含一晶体管T12，具有一栅极电性耦接第二控制电压V2、一漏极电性连接晶体管T4的源极与一源极电性耦接参考电压VSS。在另一实施例中，释 放电路包含三晶体管T12，T13与T14。晶体管T12具有一栅极、一漏极电性连接晶体管T4 的源漏与一源极电性耦接参考电压VSS。晶体管T13具有一栅极电性耦接第二控制电压V2、 一漏极电性连接栅极与一源极电性连接晶体管T12的栅极。晶体管T14具有一栅极电性耦 接第二控制电压V2、一漏极电性连接晶体管T12的栅极与一源极电性耦接参考电压VSS。本专利技术的另一态样是一种具有多级的移位寄存器，其中每一极具有如上所述的下 拉控制电路。本专利技术的另一态样则是有关一种移位寄存器。在一实施例中，移位寄存器包含多 级{Sj，n = 1，2，...，N，N 为一正整数。 每一级Sn包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输 入端IN4、一第五输入端IN5、一第六输入端IN6、一第七输入端IN7、一第一输出端OUTl以 及一第二输出端0UT2。第一输入端mi用以接收一第一控制信号VI。第二输入端IN2用 以接收一第二控制信号V2。第三输入端IN3用以接收一第三控制信号V3。第四输入端IN4 用以接收一第四控制信号V4。第五输入端IN5用以接收一第五控制信号V5。第六输入端 IN6用以接收Slri级的一上拉输出信号F (n-1)。第七输入端IN7用以接收Sn+2级的一输出 信号G(n+1)。第一输出端OUTl用以输出一输出信号G(n)。第二输出端0UT2用以输出一 上拉输出信号F (η)。此外，每一级Sn包含一第一晶体管Tl、一第二晶体管Τ2以及一第三晶体管Τ3。第 一晶体本文档来自技高网...

【技术保护点】
一种适用于移位寄存器的下拉控制电路，其特征在于，包含：一第一输入端，用以接收一第一控制电压Ｖ１；一第二输入端，用以接收一第二控制电压Ｖ２；一第三输入端，用以接收一参考电压ＶＳＳ；一释放电路，具有一第一端电性连接该第二输入端、一第二端电性连接一节点Ｋ与一第三端电性连接该第三输入端；以及至少四晶体管Ｔ４，Ｔ５，Ｔ６与Ｔ７，其中该晶体管Ｔ４，具有一栅极电性连接该第一端、一漏极电性连接该栅极与一源极电性连接该释放电路的该第二端；其中该晶体管Ｔ５，具有一栅极电性连接该节点Ｋ、一漏极电性连接该晶体管Ｔ４的该漏极与一源极电性连接一节点Ｐ；其中该晶体管Ｔ６，具有一栅极电性连接一节点Ｑ、一漏极电性连接该节点Ｋ与一源极电性连接该释放电路的该第三端；以及其中该晶体管Ｔ７，具有一栅极电性连接该晶体管Ｔ６的该栅极、一漏极电性连接该节点Ｐ与一源极电性连接该晶体管Ｔ６的该源极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖一遂，林建宏，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]