移位寄存器制造技术

一种移位寄存器，包含输入级电路、第一开关、控制电路及下拉电路。第一开关的第一端接收第一时钟脉冲信号，第一开关的第二端耦接于移位寄存器的输出端，而第一开关的控制端耦接于输入级电路的第一输出端。控制电路依据第二时钟脉冲信号控制第一系统电压端与节点之间的电性连接，并依据输入级电路的第二输出端的电位控制节点与第二系统电压端之间的电性连接。下拉电路依据节点的电位控制输入级电路的第二输出端与第二系统电压端之间的电性连接，以及移位寄存器的输出端与第二系统电压端之间的电性连接。采用本申请的移位寄存器，可抑制漏电流，而具有节能的功效。

【技术实现步骤摘要】
【专利摘要】一种移位寄存器，包含输入级电路、第一开关、控制电路及下拉电路。第一开关的第一端接收第一时钟脉冲信号，第一开关的第二端耦接于移位寄存器的输出端，而第一开关的控制端耦接于输入级电路的第一输出端。控制电路依据第二时钟脉冲信号控制第一系统电压端与节点之间的电性连接，并依据输入级电路的第二输出端的电位控制节点与第二系统电压端之间的电性连接。下拉电路依据节点的电位控制输入级电路的第二输出端与第二系统电压端之间的电性连接，以及移位寄存器的输出端与第二系统电压端之间的电性连接。采用本申请的移位寄存器，可抑制漏电流，而具有节能的功效。【专利说明】移位寄存器
本专利技术涉及一种移位寄存器，尤其涉及一种可抑制漏电流的移位寄存器。
技术介绍
一般而言，显示面板包含有多个像素、栅极驱动电路以及源极驱动电路。源极驱动电路用以写入数据信号至被开启的像素。栅极驱动电路包含多级移位寄存器，用来提供多个栅极信号，以控制像素的开启与关闭。然而，现有技术中的移位寄存器具有漏电流过大及晶体管数目过多的问题，引起额外功耗。此外，因晶体管数目过多而造成布局面积过大，故不利于实现窄边框显示面板的设计。
技术实现思路
针对现有技术存在的问题，本专利技术的一实施例提供一种移位寄存器。移位寄存器包含输入级电路、第一开关、控制电路及下拉电路。输入级电路用以接收至少一输入信号。第一开关的第一端用以接收第一时钟脉冲信号，第一开关的第二端耦接于移位寄存器的输出端，而第一开关的控制端耦接于输入级电路的第一输出端。控制电路包含第二开关及第三开关。第二开关的第一端耦接于第一系统电压端，第二开关的第二端耦接于节点，而第二开关的控制端用以接收第二时钟脉冲信号。第三开关的第一端耦接于节点，第三开关的第二端耦接于第二系统电压端，而第三开关的控制端耦接于输入级电路的第二输出端。下拉电路包含第四开关及第五开关。第四开关的第一端耦接于输入级电路的第二输出端，第四开关的第二端耦接于第二系统电压端，而第四开关的控制端耦接于节点。第五开关的第一端耦接于移位寄存器的输出端，第五开关的第二端耦接于第二系统电压端，而第五开关的控制端耦接于节点。通过本专利技术实施例的移位寄存器，可抑制漏电流，而具有节能的功效。此外，由于移位寄存器采用精简的设计，而具有较少的晶体管数目，故可降低制造成本，并适合用于窄边框的面板设计。【专利附图】【附图说明】图1为本专利技术一实施例的移位寄存器的示意图。图2为图1移位寄存器的时序图。图3为本专利技术一实施例的移位寄存器的电路图。图4为图3移位寄存器的时序图。图5为图1及图3的第一时钟脉冲信号及第二时钟脉冲信号的另一时序图。100,300移位寄存器110、310输入级电路120、320 控制电路130、330 下拉电路312双向选择电路340重置电路A 节点Cl 电容CLK第二时钟脉冲信号D2U第二选择信号Ml第一开关M2第二开关M3第三开关M4第四开关M5第五开关M6第六开关M7第七开关M8第八开关M9第九开关MlO第十开关N11、N21、N31、N41、N51、第一端N61、N71、N81、N91、NA1N12、N22、N32、N42、N52、第二端N62、N72、N82、N92、NA2N1C、N2C、N3C、N4C、N5C、控制端N6C、N7C、N8C、N9C、NACNCl 源极NC2 漏极NCC 栅极01第一输出端02第二输出端R 电阻RST重置信号Sin输入信号SR 输出端SR前一级移位寄存器的输出端SR后一级移位寄存器的输出端T1、T2、T3、T4、T5 时段U2D第一选择信号VO初始电位W，低电平Vl第一电位V2第二电位VGH第一系统电压端VGL第二系统电压端XCLK第一时钟脉冲信号【具体实施方式】请参考图1，图1为本专利技术一实施例的移位寄存器100的示意图。移位寄存器100可用于显示面板的栅极驱动器，而栅极驱动电路可包含多级的移位寄存器100，用来提供多个栅极信号以控制显示面板的像素的开启与关闭。移位寄存器100包含输入级电路110、第一开关Ml、控制电路120及下拉电路130。输入级电路110用以接收输入信号SIN。第一开关Ml的第一端Nll用以接收第一时钟脉冲信号XCLK,第一开关Ml的第二端N12稱接于移位寄存器100的输出端SR,而第一开关Ml的控制端NlC稱接于输入级电路110的第一输出端01。控制电路120包含第二开关M2及第三开关M3。第二开关M2的第一端N21耦接于第一系统电压端VGH，第二开关M2的第二端N22耦接于节点A，而第二开关M2的控制端N2C用以接收第二时钟脉冲信号CLK。第三开关M3的第一端N31耦接于节点A，第三开关M3的第二端N32耦接于第二系统电压端VGL，而第三开关M3的控制端N3C耦接于输入级电路110的第二输出端02。下拉电路130包含第四开关M4及第五开关M5。第四开关M4的第一端N41耦接于输入级电路110的第二输出端02，第四开关M4的第二端N42耦接于第二系统电压端VGL，而第四开关M4的控制端N4C耦接于节点A。第五开关M5的第一端N51率禹接于移位寄存器100的输出端SR,第五开关M5的第二端N52稱接于第二系统电压端VGL,而第五开关M5的控制端N5C耦接于节点A。第一系统电压端VGH和第二系统电压端VGL以供应栅极驱动器所需的电力。一般而言，第一系统电压端VGH的电位会高于第二系统电压端VGL的电位。例如，第一系统电压端VGH的电位可以是8.5伏特或其他的正电位，而第二系统电压端VGL的电位可以是负8伏特或其他的负电位。此外，上述的输入信号Sin可以是移位寄存器100于栅极驱动器中前一级的移位寄存器100的输出，或是移位寄存器100于栅极驱动器中下一级的移位寄存器100的输出。请参考图2并同时参照图1，图2为图1移位寄存器100的时序图。第一时钟脉冲信号XCLK和第二时钟脉冲信号CLK为周期性信号。此外，当第一时钟脉冲信号XCLK为高电位时，第二时钟脉冲信号CLK为低电位；而当第二时钟脉冲信号CLK为高电位时，第一时钟脉冲信号XCLK为低电位。在本实施例中，第一时钟脉冲信号XCLK的上升沿(risingedge)和第二时钟脉冲信号CLK的下降沿(falling edge)对齐,而第一时钟脉冲信号XCLK的下降沿和第二时钟脉冲信号CLK的上升沿对齐，但本专利技术并不以此为限，只需第一时钟脉冲信号XCLK为高电位的部分与第二时钟脉冲信号CLK为高电位的部分不重叠即可，例如图5所示的第一时钟脉冲信号XCLK及第二时钟脉冲信号CLK。值得注意地，第一时钟脉冲信号XCLK除了在本级的移位寄存器100中会输入至第一开关Ml的第一端Nll之外，第一时钟脉冲信号XCLK还会被输入至上一级和下一级移位寄存器100的第二开关M2的控制端N2C。而第二时钟脉冲信号CLK除了在本级的移位寄存器100中会输入至第二开关M2的控制端N2C之外,第二时钟脉冲信号CLK还会被输入至上一级和下一级移位寄存器100的第一开关Ml的第一端Nil。此外，当输入信号Sin为高电位时,输入级电路110的第一输出端Ol及第二输出端02的电位会为高电位。在时段Tl期间，第一时钟脉冲信号XCLK为高电位，而第二时钟脉冲信号CLK为低电位本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：白承丘，庄铭宏，曾淑雯，廖伟见，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：