应用于时钟源同步机制中的利用相位域和时域混合控制时钟相位校准的装置及其校准方法制造方法及图纸

本发明专利技术提供一种应用于时钟源同步机制中的利用相位域和时域混合控制时钟相位校准的装置及其校准方法，该装置主要包括初步校正单元、第一微调校正单元、相位侦测器以及控制单元。初步校正单元在相位域形成若干个设有相位间距的输出信号。第一微调校正单元在时域中将一输出信号延迟一段时间，使第一微调校正单元根据其所接收的输出信号而产生的一反馈信号的相位趋近于一参考信号的相位。相位侦测器侦测该参考信号与该反馈信号之间的相位差，并输出一对应于该相位差的指示信号。控制单元控制初步校正单元与第一微调校正单元，通过该指示信号使得反馈信号的相位校准至参考信号的相位。

【技术实现步骤摘要】

本专利技术涉及一种时钟相位校准装置及其校准方法，特别是有关于一种。
技术介绍
图1为现有的在延迟锁相环(Delay-locked Loop，DLL)中控制时钟相位校准的电路方框图。该延迟锁相环(DLL)包括相位内插校正单元100、相位侦测器102以及控制器104。相位内插校正单元100用于接收输入信号(未图示)，并且在相位域中根据参考信号校正输入信号的相位。接着相位侦测器侦测来自相位内插校正单元100的反馈信号与参考信号之间的相位差。之后，控制器104接收相位侦测器102的侦测结果，并且在相位域中以角度大小来控制相位内插校正单元100。相位内插校正单元100必须重复地调整反馈信号的相位，使反馈信号的相位逐渐趋近于参考信号的相位，主要是根据来自控制器104的控制信号，对反馈信号的相位作内插运算，直至反馈信号的相位校准至参考信号的相位。然而，由于反馈信号的相位与参考信号的相位之间的校准是利用相位域的内插计算来达成，所以相位内插校正单元100将会导致较大的功率消耗量。其原因在于内插计算是将信号进行复杂的电流信号的转换，才能使反馈信号逐次内插而趋近参考信号。特别是当转换形成的电流信号相当小时，必须另外设计电路来放大此一小电流信号。所以需要增加额外的电路面积，以致于电路的布局更加复杂，使得时钟源同步机制的成本大幅提高。此外，现有的时钟源同步机制中使用锁相环(Phase-locked Loop，PLL)架构，但是该锁相环(PLL)占用较大的电路面积，容易产生噪声，而且当电路的制程改变时，锁相环(PLL)的电路布局也必须重新设计，这样会降低电路的稳定性。据此，现有的延迟锁相环(DLL)在相位域作内插运算，无法满足不同的同步时钟源的需求，而且，同步时钟源中锁相环(PLL)的应用受限于噪声和电路面过大的问题，因此，需要一种新式的延迟锁相环(DLL)，以适用于各种同步时钟源的应用，使得在电子装置中，该时钟源同步机制的反馈信号的相位可以精确调至参考信号的相位，以降低生产成本以及提高执行效率。
技术实现思路
本专利技术的主要目的在于提供一种，藉由粗略地调整参考信号与反馈信号之间的相位差，并通过覆盖一预先设定的相位角，如360度，在相位域中为参考信号快速地选取一相位间距。本专利技术的另一目的在于提供一种，藉由设置于时域的可编程延迟电路，以精确地将反馈信号的相位校准至参考信号的相位，从而有效节省电子装置的功率消耗量。本专利技术的再一目的在于提供一种，藉由数字延迟锁相环来实现校准装置的架构，以避免因为制程的改变而影响电子装置的电路架构，提高生产成本。为实现上述目的，本专利技术采用如下技术方案本专利技术提出一种。该校准装置主要包括初步校正单元、第一微调单元、相位侦测单元以及控制单元。初步校正单元用以产生若干个输出信号，这些输出信号之间设有若干个相位间距，其中每一相位间距等于一预定相位角度除以输出信号的总数之角度值。第一微调校正单元连接于初步校正单元，其利用耦接于该第一微调校正单元的可程序化延迟电路，以将其中一输出信号延迟一段时间，藉由调整与该输出信号相关联的反馈信号的相位，使该反馈信号的相位趋近于一参考信号的相位。相位侦测器连接于该第一微调校正单元，用以侦测该参考信号与该反馈信号之间的相位差值，并且输出一指示信号，以指示相对应于该参考信号与该反馈信号之间的相位差值。控制单元连接于该初步校正单元、第一微调校正单元以及相位侦测器，用以控制该初步校正单元以及该第一微调校正单元，藉由来自该相位侦测器的指示信号，使得该反馈信号的相位校准至该参考信号的相位。本专利技术利用相位域和时域共同校准反馈信号与参考信号之间的时钟相位。在初步校正单元的相位域中，藉由初步地调整反馈信号距离参考信号的相位差值，以快速地在相位域中选取参考信号所在的相位间距，由于预定的相位角度涵盖整个相位域，所以必定可以选出参考信号所在的相位间距，亦即标定出参考信号在相位域中的位置，使反馈信号可趋近于该参考信号。在第一微调校正单元的时域中，利用时域中的可程序的延迟电路使反馈信号精确地趋近于参考信号，由于是以时域的时间延迟电路进行逼近，因此当电子装置使用本专利技术之时钟相位校准装置将可减少电子装置的功率消耗量。而且，本专利技术之时钟相位校准装置的组件系以数字化合成工具软件来设计，故可有效减少电路的面积。执行本专利技术的步骤时，首先于一初步校正单元中形成若干个输出信号，且输出信号之间具有若干个相位间距，其中每一相位间距等于一预定相位角度除以输出信号的总数之角度值，且相位间距位于相位域中。接着利用位于时域的可程序延迟装置，将来自第一微调校正单元的输出信号进行时间延迟处理，以调整反馈信号的相位至一参考信号的相位。然后利用相位侦测器侦测该参考信号与该反馈信号之间的相位差值，用以输出对应于该相位差值的指示信号。最后以控制单元控制该初步校正单元和该第一微调校正单元，藉由来自该相位侦测器的指示信号，使得该反馈信号的相位校准至该参考信号的相位。与现有技术相比，本专利技术的优点在于(a)调整参考信号与反馈信号之间的相位差，以快速地在相位域中选取参考信号所在的相位间距。(b)利用时域中的可编程延迟电路使反馈信号精确地趋近于参考信号，由于以时域的时间延迟电路进行逼近，因此当电子装置使用本专利技术时可减少电子装置的功率消耗量。(c)藉由数字化的延迟锁相环来实现校准装置，以避免因为制程的改变而影响电子装置的电路布局，提高生产成本。(d)在初步校正单元使用倍频架构，以减少电路占用的面积。附图说明图1是现有的在延迟锁相环中以相位域进行时钟相位校准的方框图。图2是本专利技术利用相位域和时域控制时钟相位校准的装置的详细方框图。图3A及3B是图2中的初步校正单元产生的倍频信号的时序图。图4A及4B是图2中的初步校正单元的若干个输出信号的时序图。图5A是本专利技术一实施例中参考信号及反馈信号位于相位域的示意图，其中该参考信号和反馈信号位于由360度组成的相位域中，且该相位域设有若干个相位间距。图5B是本专利技术一实施例中位于某一相位间距内的参考信号和反馈信号在时域内的示意图。图6是本专利技术一实施例中利用相位域和时域混合控制时钟相位校准的方法的流程图。具体实施方式本专利技术提供一种，藉由粗略地调整参考信号与反馈信号之间的相位差，并通过覆盖一预先设定的相位角，如360度，在相位域中为参考信号快速地选取一相位间距。本专利技术时钟相位校准装置及其校准方法还藉由设置于时域的可编程延迟电路，以精确地将反馈信号的相位校准至参考信号的相位，从而有效节省电子装置的功率消耗量。此外，本专利技术时钟相位校准装置及其校准方法还藉由数字延迟锁相环来实现校准装置的架构，以避免因为制程的改变而影响电子装置的电路架构，提高生产成本。应注意的是，本专利技术时钟相位校准装置适用于电子装置的时钟源同步机制，所述电子装置可以是南桥(South Bridge)、北桥(North Bridge)架构，或是中央处理单元(Central Processing Unit，CPU)；也适用于各种时钟同步机制。而且预定的相位角度可以是90度、180度、270度或是任意的相位角度。首先参考图2，图2是本专利技术一实施例中利用相位域和时域混合控制时钟相位校准的装置的详细方框图。该校准装置主要包括初步校正单元(Coarse Calibration本文档来自技高网...

【技术保护点】
一种时钟相位的校准装置，其特征在于：该装置至少包含一初步校正单元，其可产生若干个具有相位间距的输出信号，每一相位间距等于一预定相位角度除以输出信号总数的角度值；一连接于初步校正单元的第一微调校正单元，其利用可编程延迟电路将所述若干输出信号之一延迟一段时间，以调整与该输出信号相关联的反馈信号的相位，使该反馈信号的相位趋近于一参考信号的相位；一连接于第一微调校正单元的相位侦测器，其侦测所述参考信号与所述反馈信号之间的相位差，并且输出一用以指示该参考信号与该反馈信号相位差的指示信号；以及一用以控制初步校正单元和第一微调校正单元的控制单元，其根据所述指示信号将反馈信号的相位校准至参考信号的相位。

【技术特征摘要】
及其等同技术的范围之内，则本发明也意图包含这些改动在内。权利要求1.一种时钟相位的校准装置，其特征在于该装置至少包含一初步校正单元，其可产生若干个具有相位间距的输出信号，每一相位间距等于一预定相位角度除以输出信号总数的角度值；一连接于初步校正单元的第一微调校正单元，其利用可编程延迟电路将所述若干输出信号之一延迟一段时间，以调整与该输出信号相关联的反馈信号的相位，使该反馈信号的相位趋近于一参考信号的相位；一连接于第一微调校正单元的相位侦测器，其侦测所述参考信号与所述反馈信号之间的相位差，并且输出一用以指示该参考信号与该反馈信号相位差的指示信号；以及一用以控制初步校正单元和第一微调校正单元的控制单元，其根据所述指示信号将反馈信号的相位校准至参考信号的相位。2.如权利要求1所述的时钟相位的校准装置，其特征在于所述初步校正单元至少包含一锁相装置，用以产生若干个倍频信号；一连接于该锁相装置的除频器，用以对所述被频信号作除频，以形成所述若干个输出信号；以及一多工器，其连接于除频器与控制单元，用以从除频器所产生的若干个输出信号中选择一输出信号并根据所述指示信号将该输出信号传送至第一微调校正单元。3.如权利要求1所述的时钟相位的校准装置，其特征在于所述初步校正单元对所述反馈信号作初步校正，该反馈信号的相位位于所述相位间距之中，且该经过初步校正的反馈信号作为第一微调校正单元的输入信号。4.如权利要求1所述的时钟相位的校准装置，其特征在于所述第一微调校正单元以时间延迟长度的大小作为度量单位，且该时间延迟长度由位于时域的可编程延迟电路产生。5.如权利要求4所述的时钟相位的校准装置，其特征在于所述时间延迟长度至少为所述参考信号周期的1/N倍，N为初步校正单元所产生的输出信号的总数。6.如权利要求5所述的时钟相位的校准装置，其特征在于所述时间延迟长度至少为所述参考信号周期的1.5/N倍，N为输出信号的总数。7.如权利要求5所述的时钟相位的校准装置，其特征在于所述时间延迟长度至少为所述参考信号周期的2.0/N倍，N为输出信号的总数。8.如权利要求1所述的时钟相位的校准装置，其特征在于该装置进一步包括连接于第一微调校正单元和相位侦测器的第二微调校正单元，以对来自第一微调校正单元的信号作内插。9.如权利要求1所述的时钟相位的校准装置，其特征在于所述若干输出信号之间等相位间距。10.如权利要求1所述的时钟相位的校准装置，其特征在于所述若干输出信号之间不等相位间距。11.如权利要求1所述的时钟相位的校准装置，其特征在于所述预定相位角度为360度。12.如权利要求11所述的时钟相位的校准装置，其特征在于所述若干个输出信号之间的相位间距的总和涵盖所述360度相位角。13.如权利要求11所述的时钟相位的校准装置，其特征在于所述若干个输出信号之间的相位间距的总和小于360度。14.一种控制时钟相位校准的方法，其特征在于该方法至少包含下列步骤形成若干个输出信号，该些输出信号具有若干个相位间距，其中一相位间距等于一预定相位角度除以输出信号总数所得的角度值；延迟处理一输出信号，以调整与该输出信号相关联的一反馈...

【专利技术属性】
技术研发人员：赵梓翔，刘佳荣，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]