PLL频率设定电路制造技术

一种ＰＬＬ频率设定电路，其特征在于，　　　　在具有下述关系时，即，ＰＬＬ中设定的ｋ＋ｍ＋ｎ　　ｂｉｔ的频率设定值随信道号的增加而增加，该信道号每增加ｘ（其中ｘ为２以上的整数），该频率设定值的低位ｎ　　ｂｉｔ的值就返回原值，同时，中间ｍ　　ｂｉｔ的值增加１，具备：　　　　　表，由下述的存储器构成：将在基于上述信道号和上述频率设定值的关系而确定的整数ａ上、加上该信道号后的数除以ｘ时的商和余数分别设为ｙ、ｚ，将该信道号作为地址，存储这些ｙ和ｚ作为该地址的存储数据；　　　　加法部，在提供上述信道号作为地址信号时将从上述表读出的数据ｙ和上述频率设定值的中间ｍ　　ｂｉｔ的初始值相加，作为该频率设定值的中间ｍ　　ｂｉｔ的信号进行输出；以及　　　　选择部，在提供上述信道号作为地址信号时按照从上述表读出的数据ｚ，从作为上述频率设定值的低位ｎ　　ｂｉｔ的值而预先确定的ｘ种的值中选择相应的值，作为该频率设定值的低位ｎ　　ｂｉｔ的信号进行输出。

【技术实现步骤摘要】

【技术保护点】
1.一种PLL频率设定电路，其特征在于， 在具有下述关系时，即，PLL中设定的k+m+n？bit的频率设定值 随信道号的增加而增加，该信道号每增加x(其中x为2以上的整数)， 该频率设定值的低位n？bit的值就返回原值，同时，中间m？bit的值增 加1，具备： 表，由下述的存储器构成：将在基于上述信道号和上述频率设定 值的关系而确定的整数a上、加上该信道号后的数除以x时的商和余 数分别设为y、z，将该信道号作为地址，存储这些y和z作为该地址 的存储数据； 加法部，在提供上述信道号作为地址信号时将从上述表读出的数 据y和上述频率设定值的中间m？bit的初始值相加，作为该频率设定 值的中间m？bit的信号进行输出；以及 选择部，在提供上述信道号作为地址信号时按照从上述表读出的 数据z，从作为上述频率设定值的低位n？bit的值而预先确定的x种的 值中选择相应的值，作为该频率设定值的低位n？bit的信号进行输出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：市川武志，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：