The utility model provides a carrier unit clock distribution circuit includes a reference clock input circuit, the inverter D3 output clock and clock selection circuit, output control circuit; the inverter D3 respectively with the first analog multiplexer D1 and two analog multiplexer D4 enable signal input pin E is connected, two control signal selection circuit outputs from the input reference clock, through the inverter D3 phase after treated by the first analog multiplexer D1 or second analog multiplexer D4 can output through the FC_IN output clock signal line. The utility model significantly improves the detection efficiency of master clock frequency of the carrier unit, effectively preventing the false results due to operational errors, and can prevent the detection of joint damage caused by repeated plug interface.
【技术实现步骤摘要】
本技术涉及通讯设备的检测设备
,更具体涉及一种载频单元时钟分配电路。
技术介绍
载频单元(含3G载频单元或者4G载频单元)的主控时钟是由多种频率组成。在对载频单元进行返修时需要对载频单元的主控时钟使用频率计进行检测。由于主控时钟的频率的种类较多,因此需要将频率计的测试接头转接到载频单元的不同接口进行检测。这就造成了一定的操作繁琐的问题;同时,反复拔插检测接头也会造成检测插头的损坏或者因为检测插头差错而导致出现误判的结果,同时传统的人工拔插检测接头对载频单元的主控时钟进行频率检测的检测效率不高。
技术实现思路
本技术的目的在于公开一种载频单元时钟分配电路,用以提高对载频单元的主控时钟频率的检测效率,防止由于操作失误而导致的误判结果,并防止由于检测接头反复拔插所导致接口的损坏。为实现上述目的,本技术提供了一种载频单元时钟分配电路,包括:由第一差动电路接收器D400及第一总线缓冲器D7所组成的参考时钟输入选择电路,与参考时钟输入选择电路连接的反相器D3,由第一模拟多路复用器D1及第二模拟多路复用器D4所组成的时钟输出选择电路,以及由第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2所组成的时钟输出控制电路;载频单元所发出的多路时钟信号分别通过时钟输出控制电路与第一模拟多路复用器D1及第二模拟多路复用器D4的输入管脚连接,所述反相器D3分别与第一模拟多路复用器D1及第二模拟多路复用器D4的使能信号输入管脚E连接,由参考时钟输入选择电路所输出的两路控制信号,经过反相器D3做反相处理后,由第一模拟多路复用器D1或者第二模拟多路复用器D4择一 ...
【技术保护点】
载频单元时钟分配电路,其特征在于,包括:由第一差动电路接收器D400及第一总线缓冲器D7所组成的参考时钟输入选择电路,与参考时钟输入选择电路连接的反相器D3,由第一模拟多路复用器D1及第二模拟多路复用器D4所组成的时钟输出选择电路,以及由第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2所组成的时钟输出控制电路;载频单元所发出的多路时钟信号分别通过时钟输出控制电路与第一模拟多路复用器D1及第二模拟多路复用器D4的输入管脚连接,所述反相器D3分别与第一模拟多路复用器D1及第二模拟多路复用器D4的使能信号输入管脚E连接,由参考时钟输入选择电路所输出的两路控制信号,经过反相器D3做反相处理后,由第一模拟多路复用器D1或者第二模拟多路复用器D4择一地通过输出信号线路FC_IN输出时钟信号。
【技术特征摘要】
1.载频单元时钟分配电路,其特征在于,包括:由第一差动电路接收器D400及第一总线缓冲器D7所组成的参考时钟输入选择电路,与参考时钟输入选择电路连接的反相器D3,由第一模拟多路复用器D1及第二模拟多路复用器D4所组成的时钟输出选择电路,以及由第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2所组成的时钟输出控制电路;载频单元所发出的多路时钟信号分别通过时钟输出控制电路与第一模拟多路复用器D1及第二模拟多路复用器D4的输入管脚连接,所述反相器D3分别与第一模拟多路复用器D1及第二模拟多路复用器D4的使能信号输入管脚E连接,由参考时钟输入选择电路所输出的两路控制信号,经过反相器D3做反...
【专利技术属性】
技术研发人员:谭涌泉,王家荣,董剑,成鹏,郭承海,李小松,
申请(专利权)人:无锡安诺信通信技术有限公司,
类型:新型
国别省市:江苏;32
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