一种用于防止电路中的骤回的方法，所述电路包含至少一个ＭＯＳ晶体管，所述至少一个ＭＯＳ晶体管具有与之相关联的寄生双极晶体管，所述方法包含：将包含所述至少一个ＭＯＳ晶体管的至少一个源极／漏极节点的电路节点耦合到偏压电路；以及启用所述偏压电路以将电势供应到所述至少一个ＭＯＳ晶体管的所述至少一个源极／漏极节点，所述电势具有经选择以防止所述寄生双极晶体管接通的量值。
【技术实现步骤摘要】
本专利技术涉及集成电路技术。
技术介绍
当超过晶体管装置的结击穿的电压出现在集成电路中时，骤回已经成为集成电路中 的一个问题。目前通过提供此项技术中已知的保护环结构来处理此问题。保护环结构只 是将骤回减到最小但不会消除骤回。在例如非易失性存储器的电路中，使用高压P沟道和N沟道MOS晶体管装置来形 成闩锁电路以存储写入数据。高压N沟道驱动器是漏的，导致备用期间的备用电流流动。 这还导致闩锁电路在高压操作期间翻转状态，从而导致数据破坏。高压闩锁电路中的翻转阶段和数据破坏是由高压操作期间高压N沟道或P沟道装置 的骤回导致的。当高压N沟道装置的漏极处于N沟道装置的击穿电压时，击穿发生， 从而导致较大的电流流入衬底中。位于高压N沟道装置底部的寄生NPN双极装置可由 较大的衬底电流触发接通。当寄生NPN晶体管接通时，低阻抗路径存在于逻辑"1"节 点到接地处，从而下拉所述电压，且导致闩锁电路在所述节点处从"1"状态翻转到"0" 状态。类似的情形可发生在PMOS结构中，其中寄生PNP晶体管可将低压节点拉到高 状态。
技术实现思路
本专利技术揭示。高压闩锁的共同源极连接连 接到处于某一电势的源极节点，使得防.ih了高压闩锁中的晶体管的骤回。 附图说明图1是根据本专利技术的用亍防止集成电路中的骤回的示范性设备的示意图。 图2是展示适合在本专利技术中使用的说明性偏置控制电路的示意图。具体实施例方式所属领域的技术人员将认识到，对本专利技术的以下描述仅仅是说明性的，且不以任何 方式进行限制。所属领域的技术人员将容易明白本专利技术的其它实施例。根据按照本专利技术的设备的说明性实例，如图1中所示，第一反相器IO包含P沟道MOS晶体管12,其与N沟道MOS晶体管14串联连接在高压源极VHV (以参考标号16 展示)(例如16V)与源极节点18之间。晶体管12和14的栅极耦合在一起。第二反相 器20包含P沟道MOS晶体管22，其与N沟道MOS晶体管24串联连接在高压源极16 与源极节点18之间。晶体管22和24的栅极耦合在一起。晶体管12、 14、 22和24是 高压晶体管，即经设计以具有高于供应到集成电路的VDD电压的击穿电压的晶体管。 此些高压晶体管的说明性实例是存储器集成电路中的编程晶体管。晶体管12和14的共 同漏极节点连接到晶体管22和24的栅极，且晶体管22和24的共同漏极节点连接到晶 体管12和14的栅极。晶体管22和24的栅极连接到N沟道复位晶体管26的漏极。N沟道复位晶体管26 的源极接地，且其栅极耦合到复位线28。晶体管22和24的栅极还通过N沟道数据加 载晶体管32连接到数据入线30。 N沟道数据加载晶体管32的栅极耦合到数据加载线 34。高压N沟道闩锁启用晶体管36连接在写入数据闩锁电路的N沟道MOS晶体管14 和22的共同源极连接与接地之间。在备用期间，N沟道MOS闩锁启用晶体管36断开 以消除备用电流。在写入数据加载期间，N沟道MOS闩锁启用晶体管36接通以启用闩 锁操作。N沟道MOS闩锁启用晶体管36的栅极耦合到闩锁启用线38。产生偏压Vb的偏置电路40也连接到写入数据闩锁电路的N沟道MOS晶体管14 和24的共同源极连接。在备用和写入数据加载期间，将使用偏置控制线42来断开偏置 电路。在高沐:操作期间，此偏置电路将接通，从而使写入数据闩锁电路的接地节点升高 到偏压Vb，使得N沟道MOS晶体管14和24的VDS被设置为低于骤回电压，且使得P 沟道MOS晶体管12和22的Vos被设置为低于骤回电压。偏压Vb还必须足够卨'，以使 得N沟道MOS晶体管14和24的Vos将处于所述电路仍将操作的值。在一个实例中， 偏压Vb为约2V，其中Vfw为16 V， N沟道MOS晶体管14和24的VDS为14 V。在这 些条件下，不存在骤冋，因为骤冋电压将为16V，且图1的第一和第二反相器仍在操作。 偏置电路的接通时序也是重要的，因为过早接通偏置电路可能导致反相器误动作，且过 晚接通偏置电路可能允许骤回在偏置电路被接通之前发生。因为写入数据闩锁电路的接地节点(N沟道MOS晶体管14和22的共同源极连接) 处于电压Vb,所以与那些晶体管相关联的寄生NPN双极装置难以接通，且不会发生骤 回。不会出现逻辑状态翻转，且因此不会出现数据破坏。产生VHv的高压产生电路经配置以在高压操作期间输出高电压(例如16V)，在'与 入数据加载期间将输出VDD，且在备用期间将输出接地，因此在备用期间消除电流流动。所属领域的技术人员将理解，为特定集成电路配置此高压电路是例行电路设计的问题。现参看图2，展示示范性偏置电路40，其可用于产生偏压Vb以施加到包括写入数 据闩锁电路的N沟道MOS晶体管14和24的连接的共同源极节点18。偏置电路40使 用四个晶体管，包含P沟道MOS晶体管44、 P沟道MOS晶体管46、 N沟道MOS晶体 管48和N沟道MOS晶体管50，上述晶体管串联连接在低压电源Vcc与接地之间。P 沟道MOS晶体管46和N沟道MOS晶体管48的栅极一起连接到P沟道MOS晶体管 46和N沟道MOS晶体管48的共同漏极连接，且连接到共同源极节点18处的输出。N 沟道MOS晶体管50的栅极与偏置控制信号线42连接在一起，且P沟道MOS晶体管 44的栅极通过反相器52与偏置控制信号线42连接在一起。当偏置控制信号线42处的电压为低时，N沟道MOS晶体管50断开，因为其栅极 处于低电压。P沟道MOS晶体管44也断开，因为其栅极处于通过反相器52的高电压。 在这些条件下，源极节点18是浮动的。当偏置控制信号线42处的电压为高时，N沟道 MOS晶体管50接通，因为其栅极处于高电压。P沟道MOS晶体管44也接通，因为其 栅极处于通过反相器52的低电压。在这些条件下，源极节点18通过二极管连接的晶体 管46和48而在例如约2 V的电压下被偏置。本专利技术存在优于使用保护环的若干优势。本专利技术消除了反相器的P沟道和N沟道 MOS晶体管两者的骤回，而使用保护环只是使骤回减到最小。虽然已经展示并描述了本专利技术的实施例和应用，但所属领域的技术人员将明白，在 不脱离本文的专利技术性概念的情况下，比上文所提及的修改多的修改是可能的。冈此，本 专利技术仅受限于所附权利要求书的精神内。权利要求1.一种用于防止电路中的骤回的方法，所述电路包含至少一个MOS晶体管，所述至少一个MOS晶体管具有与之相关联的寄生双极晶体管，所述方法包含将包含所述至少一个MOS晶体管的至少一个源极/漏极节点的电路节点耦合到偏压电路；以及启用所述偏压电路以将电势供应到所述至少一个MOS晶体管的所述至少一个源极/漏极节点，所述电势具有经选择以防止所述寄生双极晶体管接通的量值。2. 根据权利要求1所述的方法，其中将包含所述至少一个MOS晶体管的至少一个源 极/漏极节点的电路节点耦合到偏压电路包括将至少一个N沟道MOS晶体管的所述 源极耦合到所述偏压电路。3. 根据权利要求1所述的方法，其中将包含所述至少一个MOS晶体管的至少一个源 极/漏极节点的电路节点耦合到偏压电路包括将形成第一反相器的一部分的第一 N 沟道MOS晶体管的所述源极耦合到所述偏压电路，以及将形成第二反相器的一部 分的第二N沟道MOS晶体管的所述源极耦合到所述偏压电本文档来自技高网...
【技术保护点】
一种用于防止电路中的骤回的方法，所述电路包含至少一个ＭＯＳ晶体管，所述至少一个ＭＯＳ晶体管具有与之相关联的寄生双极晶体管，所述方法包含： 将包含所述至少一个ＭＯＳ晶体管的至少一个源极／漏极节点的电路节点耦合到偏压电路；以及 启用 所述偏压电路以将电势供应到所述至少一个ＭＯＳ晶体管的所述至少一个源极／漏极节点，所述电势具有经选择以防止所述寄生双极晶体管接通的量值。
【技术特征摘要】
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【专利技术属性】
技术研发人员：菲利普额，曾赛凯，克里斯李，王立琦，孙晋书，
申请(专利权)人：爱特梅尔公司，
类型：发明
国别省市：US[美国]
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