抗高电压摆动的输出级制造技术

电路包括用于接收输入信号（ｓ（ｔ））的信号输入端（１１）和被设计用于工作在电源电压（ＶＤＤ）的数字输出级（１５）。该输出级（１５）包括两个串联的ｎ－沟道ＣＭＯＳ晶体管（ｎｏ１，ｎｏ２），在两个ｎ－沟道ＣＭＯＳ晶体管（ｎｏ１，ｎｏ２）之间的公共的节点（１７），和一个输出端口（１６）。有效电压限制装置（１４）安排在信号输入端（１１）和公共的节点（１７）之间用于将公共的节点（１７）的电压（ＶＮＭ）限制到电压极限（ＶＭＡＸ）。该电压限制装置（１４）可通过输入信号（ｓ（ｔ））的状态来控制。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有改进的防电压摆动的输出级。特别的，本专利技术涉及数字输出级和他们的保护。虽然现代的CMOS IC(互补金属氧化物半导体集成电路)制造工艺为临界几何尺寸所接受，但是最大允许的跨单个晶体管的电压摆动和随之的最大允许的电源电压迅速下降。另一方面，在CMOS设备的输出端的信号摆动一定由于兼容性的原因超过这些电压极限。目前这个问题的解决方案是通过加工步骤加强CMOS制造工艺，该步骤允许能在较高的电压摆动工作的晶体管的制造。这在一方面需要额外的和昂贵的制造步骤并且在另一方面要求额外的供电域和电平转换器来适应集成电路内部的电压摆动。特别的在现代亚微米CMOS加工中，最大的电源电压VDDmax由考虑在标准的数字栅极使用晶体管的可靠性来确定。该要求是跨晶体管节点的任何电压差值都不超过某一极限Vmax。举例来说，附图说明图1示出了具有VGS、VDS、VGD＜Vmax的n-沟道晶体管1的相关电压。对于数字栅极这需要Vmax是最大允许的整个芯片的电源电压，其中晶体管是芯片的一部分。注意朝向散装(BULK)的电压不限于相同的范围。对于信号处理这需要信号摆动保持在最大允许的电源电压提出的极限内。随着电源电压的下降进一步随着更小的几何结构的超前，这个对于在电路输入端调节信号摆动具有严重影响，信号摆动在很多情况下超过Vmax。现有的数字输出级的状态典型地包括两个被芯片电源电压VDD供电的反相器。静电释放(ESD)保护元件在电路的输出端被提供。ESD保护被应用为了阻止当遭受放电事件时非常敏感的输出级被破坏。比如说这个可以在当有人触摸芯片的管脚引起电路中的电压巅值发生。一般来说VDD近似于Vmax。万一超过被制造工艺指示的Vmax的极限的输出级内的高电压输入信号被应用，输出节点的电压将超过该极限，导致破坏或至少严重的使用寿命减少。正如上面提到的，该问题的一个可能的解决方案是在生产能克服更高的电压的电路元件中增加制造步骤。图2示出了相应的例子。所谓推挽式的标准数字输出级2由图2给出。具有ESD保护元件D1和D2的输出级2被示出。在这个例子中输出级2的晶体管nd、no、pd、和po是特殊元件被设计成通过特殊并且昂贵的加工步骤来克服高于Vmax的电压。注意额外的供电域VDDH和电平转换器5被需要用于将电压转换到VDD电压域的较低电平。该电压VDDH到达Vmax的两倍高。电压VDD是反相器I1的晶体管正常电源电压。VDD低于或等于Vmax。对于图2中示出的设计，晶体管nd、no、pd、po和电平转换器5需要特殊和昂贵的制造步骤以能克服高于Vmax的电压。举例来说这能通过提供具有增加的沟道长度和增加的栅极的氧化物厚度的晶体管来获得。具有输出级的各种电路在公开号是2000-228628和11-330942的日本专利申请中说明。该公开的输出级包括一系列具有公共节点的两个晶体管。这个公共节点是浮动的并且在特定的情况下具有可以导致晶体管被破坏的电势。本专利技术的一个目的是提供可避免或减少传统设备的缺点的电路，和提供基于这样电路的设备。本专利技术的另一个目的是在它们的输出级提供具有改进的抗电压摆动的电阻的设备。本专利技术的另一个目的是提供具有改进的抗电压摆动的电阻的漏极开路的输出级。本专利技术的另一个目的是提供具有改进的抗电压摆动的电阻的推动输出级。这些和其它目的通过根据权利要求1的电路被实现。这样的电路包括用于接收输入信号的信号输入端和被设计用于工作在电源电压的数字输出级。该输出级包括两个串联的n-沟道CMOS晶体管，在两个n-沟道CMOS晶体管之间的公共节点，和一个输出端口。有效电压限制装置被安排在信号输入端与公共节点之间用于将公共节点处的电压限制到电压极限(Vmax)。电压限制装置通过输入信号的状态被控制。本专利技术允许实现具有减少的制造工艺成本和较小复杂性的系统设计的电路。进一步有利的实施在权利要求2-11中被要求。对于本专利技术的更全部的描述和对于它的进一步的目的和优点，下面的描述结合相应的附图作出参考，其中图1是传统的n-沟道晶体管的示意图；图2是被设计来克服高输入电压的传统的数字输出级的示意图；图3是根据本专利技术的第一实施例的示意图；图4是根据本专利技术，描述在电路的节点的不同电压的图表；图5是根据本专利技术的第二实施例的示意图；图6是根据本专利技术的电平转换器的示意图；图7是根据本专利技术，描述电路节点的不同电压的图表；图8是根据本专利技术，描述电路节点不同电压的图表。各种实施例是基于查找在晶体管之间的浮动的公共节点可以导致跨晶体管节点对的电压超过晶体管被设计的最大值电压的情况。作为下一个步骤，已经意识到公共节点的简单的静态固定不足够适当地保护该晶体管。临界状态仅仅可以通过在公共节点提供可控制的电势来被防止。根据本专利技术，一个有效电压限制装置被提供允许电势的所需控制。本专利技术的更多的细节将与各种实施例相结合来说明。第一实施例在图3中说明。电路10被示出，它包括用于接收数字输入信号s(t)的信号输入端11(IN)，和被设计用于工作在电源电压VDD的数字输出级15。举例来说，电路10可以是集成电路(IC)芯片的输出级的n-沟道部分。输出级15包括几个CMOS晶体管no1、no2，和一个输入端18。在当前的例子中，输出级15包括两个串联的n-沟道CMOS晶体管no1、no2。输出级15有一个具有外部上拉电阻RP的漏极开路输出16。上拉电阻RP将晶体管no2的漏极16上拉到高压VDDH。晶体管no1、no2对于跨它们的节点的电压超过电压极限Vmax是敏感的。为了保护数字输出级15抗跨它们节点对的高电压，电压限制装置14被置于信号输入端11(IN)和输出级15之间。电压限制装置14将公共的节点17处的电压VNM限制到电源电压VDD。为了能实现这点，电压限制装置14包括一个由输入信号s(t)的状态控制的输出开关(pswn)。为了使图3的整个方框图简单些，ESD保护元件(比如，如在图2中的二极管D1和D2)未示出。正如图3中描述的那样，通过具有两个串联的n-沟道激励晶体管no1和no2，提供因此被设计的有效电压限制装置14，两个晶体管no1和no2中的每一个仅仅受支配于跨它的每一个节点对的最大电压VDD。晶体管no2通过连接它的栅极19到电压VDD而被永久地导通。然而，晶体管no1通过反相输入信号SINV(t)来开关(控制)。如果两个晶体管no1和no2都被导通，在输出端16的电压接近零伏并且栅极19和12都被连接到VDD，这是安全状态。当晶体管no1被截止，输出16变为VDDH。在这种情况下，在公共节点17的电压VNM经由为电压限制装置14的一部分的开关晶体管pswn被切换到VDD。开关晶体管pswn确定在在输出级15的晶体管no1和no2的所有节点对之间的电压保持在安全极限之内。这个实施例的一个优点是仅仅使用标准元件。图3中示出的结构足够保护输出级15抗超过Vmax的高电压。注意供电域VDDH并不是必须在芯片自身上是可用的，因为上拉电阻RP用作了电平转换器。在图3中描述的电路10的操作结合在图4中给出的图表被解释。在所有的例子中，电源电压VDD＝Vmax被设置成2伏并且VDDH＝被设置成4伏。顶部的图表描述了数字信号s(t)的电压摆动。在输出端16的信号r(t)在图本文档来自技高网...

【技术保护点】
电路包括：－用于接收输入信号（ｓ（ｔ））的信号输入端（１１），－被设计用于工作在电源电压（Ｖ↓［ＤＤ］）的数字输出级（１５），该输出级（１５）包括：对跨晶体管节点对的电压超过电压极限（Ｖ↓［ｍａｘ］）敏感的两个串联的 ｎ－沟道ＣＭＯＳ晶体管（ｎｏ１，ｎｏ２；ｎｓｗ１，ｎｓｗ２），在两个ｎ－沟道ＣＭＯＳ晶体管（ｎｏ１，ｎｏ２；ｎｓｗ１，ｎｓｗ２）之间的公共节点（１７；ＳＷ１），一个输出端口（１６），－被安排在信号输入端（１１）和公共 节点（１７；ＳＷ１）之间用于将在公共节点（１７；ＳＷ１）的电压限制到电压极限（Ｖ↓［ｍａｘ］）的有效电压限制装置（１４；ＩＮＶ３，ｐｄｉｏ），被输入信号（ｓ（ｔ））的状态控制的电压限制装置（１４；ＩＮＶ３，ｐｄｉｏ），并且包含多个晶体管（ｐｄ，ｎｄ，ｐｓｗｎ；ＩＮＶ３，ｐｄｉｏ）用于在公共节点（１７；ＳＷ１）提供有限的并且稳定的输出电压（Ｖ↓［ＮＭ］）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R贝克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]