共振隧穿二极管Ｄ触发器制造技术

一种共振隧穿二极管Ｄ触发器，包含有：一第一单稳态－双稳态转换逻辑单元；一第二单稳态－双稳态转换逻辑单元；一锁存单元由第一反相器和第二反相器构成，第一反相器的输出接第二反相器的输入端；第二反相器的输出接第一反相器的输入端；一第一传输门的输入端连接第一单稳态－双稳态转换逻辑单元的输出端，输出端连接至锁存单元的输入端；一第二传输门的输入端连接第二单稳态－双稳态转换逻辑单元的输出端，输出端连接锁存单元的输入端；一反相器的输出端连接第一单稳态－双稳态转换逻辑单元的输入端，该反相器的一端接地，该反相器的输入端连接至第二单稳态－双稳态转换逻辑单元的输入端。

【技术实现步骤摘要】

本专利技术涉及一种触发器电路，特别是涉及一种利用共振隧穿二级管直流特性高度的非线性来简化电路结构复杂度的、适于利用半导体的立体集成工艺特别是化合物半导体的立体集成工艺实现的、适于高频应用的共振隧穿二极管D触发器。
技术介绍
共振隧穿二极管是一种基于量子隧穿效应的纳米电子器件，也是目前在室温下工作速度最快的固态电子器件之一。 但是由于共振隧穿二极管为两端器件，不能实现电流调制，因而在应用中常见与三端器件的集成。在实际电路中与共振隧穿二极管集成最多的器件就是高电子迁移率晶体管，其所形成的电路保持了高频率、低噪声和低功耗的特点。现在，Si/SiGe共振隧穿二极管与工业主流CMOS工艺的集成也已经实现，可以满足超高速数字集成电路的应用要求。 由共振隧穿二极管与三端器件所构成的单稳态—双稳态转换逻辑单元，具有自锁存、多稳态等特性，已在数字、模拟、混合信号以及光电集成电路中得到了广泛应用。有关研究显示，对于发射极面积为几个平方微米的共振隧穿二极管，其开关时间已经在皮秒量级，因此限制单稳态—双稳态转换逻辑单元逻辑电路开关时间的主导因素为构成单稳态—双稳态转换逻辑单元的场效应晶体管的截止频率。根据KoichiMaezawa，Hideaki Matsuzaki等人在“High-Speed andLow-Power Operation of a Resonant Tunneling LogicGate单稳态—双稳态转换逻辑单元，Page 80-82，IEEE ELECTRON DEVICE LETTERS，VOL.19，NO.3，MARCH 1998”中的测试结果，由0.7μm的HEMT器件构成的单稳态—双稳态转换逻辑单元，最高运行频率可达35GHz。 未来的光传输系统(如SONET OC-768)的传输速率高达40 Gb/s，虽然在该系统中一般都采用半速率时钟，但是频率也在20GHz以上。到目前为止，国内已经研制出了基于不同工艺的多种分频器。现在，分频器的设计是衡量工艺优劣和设计水平高低的公认重要标志之一。目前国外最新发表的分频器工作频率已超过100GHz，但国内的水平还比较低，远不能满足传输系统频率的发展要求。 目前已有关于共振隧穿二极管用于分频器的报道，主要基于单稳态—双稳态转换逻辑单元的应用。但未见有利用共振隧穿二极管设计标准D触发器，然后级联进行分频的，而已有的共振隧穿二极管分频器，其应用也往往受到限制，如输入时钟信号需满足特定的要求，如延时、占空比等等，因此可能需要在电路中集成时钟缓冲单元， 这无疑又增加了电路的复杂性，与设计的初衷相矛盾。 在诸多分频电路中，触发器分频结构相对简单，不含注入锁定分频器中的LC谐振回路，有利于集成。本专利技术可用于组成二进制分频电路，一但结合GaAs、InP集成电路工艺实现，将具有高速度、低功耗的优势。即使用CMOS工艺实现，也将具有电路结构简单，功耗较低的优势。
技术实现思路
本专利技术的目的在于，提供一种共振隧穿二极管D触发器，其可根据输入信号和时钟信号的逻辑电平变化而转换输出信号逻辑电平。本专利技术有效地利用了共振隧穿二极管和场效应晶体管所组成的单稳态—双稳态转换逻辑单元的自锁存特性，从而达到简化电路结构的目的。 本专利技术提供一种共振隧穿二极管D触发器，其特征在于，包含有 一第一单稳态—双稳态转换逻辑单元； 一第二单稳态—双稳态转换逻辑单元； 一锁存单元，该锁存单元由第一反相器和第二反相器构成，第一反相器的输出端接第二反相器的输入端；第二反相器的输出端接第一反相器的输入端； 一第一传输门，该第一传输门的输入端连接第一单稳态—双稳态转换逻辑单元的输出端，该第一传输门的输出端连接至锁存单元的输入端； 一第二传输门，该第二传输门的输入端连接第二单稳态—双稳态转换逻辑单元的输出端，该第二传输门的输出端连接锁存单元的输入端； 一反相器，该反相器的输出端连接第一单稳态—双稳态转换逻辑单元的输入端，用于产生反相的输入信号，该反相器的一端接地，该反相器的输入端连接至第二单稳态—双稳态转换逻辑单元的输入端； 其中该第一、第二单稳态—双稳态转换逻辑单元连接该共振隧穿二极管D触发器的时钟信号； 其中该反相器及该锁存单元由同一路直流电源供电； 其中该反相器的输入端及第二单稳态—双稳态转换逻辑单元的输入端连接该共振隧穿二极管D触发器的输入数据信号； 其中该锁存单元的输出端为该共振隧穿二极管D触发器的数据输出端，提供一对互补的输出信号。 其中所述的该第一单稳态—双稳态转换逻辑单元包括两个共振隧穿二极管和一个场效应晶体管组成，该两个共振隧穿二极管串联且一端接地，另一端接时钟信号，场效应晶体管与连接地的驱动隧穿二极管并联，场效应晶体管的栅极接收反相后的输入数据信号。 其中所述的该第二单稳态—双稳态转换逻辑单元包括两个共振隧穿二极管和一个场效应晶体管组成，该两个共振隧穿二极管串联且一端接地，另一端接时钟信号，场效应晶体管与连接地的驱动隧穿二极管并联，场效应晶体管的栅极接收触发器的输入数据信号。 本专利技术还提供一种共振隧穿二极管D触发器，其特征在于，包含有 一第一单稳态—双稳态转换逻辑单元； 一第二单稳态—双稳态转换逻辑单元； 一锁存单元，该锁存单元由第一反相器和第二反相器构成，第一反相器的输出端接第二反相器的输入端；第二反相器的输出端接第一反相器的输入端； 一第一传输门，该第一传输门的输入端连接第一单稳态—双稳态转换逻辑单元的输出端，该第一传输门的输出端连接至锁存单元的输入端； 一第二传输门，该第二传输门的输入端连接第二单稳态—双稳态转换逻辑单元的输出端，该第二传输门的输出端连接锁存单元的输入端； 一反相器，该反相器的输出端连接第一单稳态—双稳态转换逻辑单元的输入端，用于产生反相的输入信号，该反相器的一端接地，该反相器的数据输入端连接至第二单稳态—双稳态转换逻辑单元的输入端； 其中该第一、第二单稳态—双稳态转换逻辑单元连接该共振隧穿二极管D触发器的时钟信号； 其中该反相器及锁存单元由同一路直流电源供电，其中该第一、第二单稳态—双稳态转换逻辑单元由另一路直流电源供电； 其中该反相器的输入端及第二单稳态—双稳态转换逻辑单元的输入端连接该共振隧穿二极管D触发器的输入数据信号； 其中该锁存单元的输出端为该共振隧穿二极管D触发器的数据输出端，提供一对互补的输出信号。 其中该第一单稳态—双稳态转换逻辑单元包括两个共振隧穿二极管和两个场效应晶体管以及组成，该两个共振隧穿二极管与场效应晶体管串联，该共振隧穿二极管一端连接另一路直流电源，该场效应晶体管的源极接地，栅极接时钟信号，场效应晶体管与驱动隧穿二极管并联，场效应晶体管的栅极接收反相后的输入数据信号。 其中所述的该第二单稳态—双稳态转换逻辑单元包括两个共振隧穿二极管和两个场效应晶体管以及组成，该两个共振隧穿二极管与场效应晶体管串联，该共振隧穿二极管一端连接另一路直流电源，该场效应晶体管的源极接地，栅极接时钟信号，场效应晶体管与驱动隧穿二极管并联，场效应晶体管的栅极接收触发器的输入数据信号。 附图说明 为进一步说明本专利技术的具体
技术实现思路
，以下结合实施例及附图详细说明如后，其中 本文档来自技高网...

【技术保护点】
一种共振隧穿二极管Ｄ触发器，其特征在于，包含有：　一第一单稳态－双稳态转换逻辑单元；　一第二单稳态－双稳态转换逻辑单元；　一锁存单元，该锁存单元由第一反相器和第二反相器构成，第一反相器的输出端接第二反相器的输入端；第二反相器的输出端接第一反相器的输入端；　一第一传输门，该第一传输门的输入端连接第一单稳态－双稳态转换逻辑单元的输出端，该第一传输门的输出端连接至锁存单元的输入端；　一第二传输门，该第二传输门的输入端连接第二单稳态－双稳态转换逻辑单元的输出端，该第二传输门的输出端连接锁存单元的输入端；　一反相器，该反相器的输出端连接第一单稳态－双稳态转换逻辑单元的输入端，用于产生反相的输入信号，该反相器的一端接地，该反相器的输入端连接至第二单稳态－双稳态转换逻辑单元的输入端；其中该第一、第二单稳态－双稳态转换逻辑单元连接该共振隧穿二极管Ｄ触发器的时钟信号；　其中该反相器及该锁存单元由同一路直流电源供电；　其中该反相器的输入端及第二单稳态－双稳态转换逻辑单元的输入端连接该共振隧穿二极管Ｄ触发器的输入数据信号；　其中该锁存单元的输出端为该共振隧穿二极管Ｄ触发器的数据输出端，提供一对互补的输出信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：杜睿，杨富华，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：11[中国|北京]