包含逻辑电路的总线缓冲电路制造技术

本发明专利技术提供一种包含逻辑电路的总线缓冲电路，固定输入缓冲电路的输入，降低贯通电流，进一步实现低的功耗。具有：生成多个控制信号的控制电路；输入第１方向信号，且输出第２方向信号的第１端子；输出第１方向信号，且输入第２方向信号的第２端子；在第１及第２端子之间具备第１内部电路和第１输出缓冲电路的第１方向信号处理装置；在第２及第１端子之间具备第２内部电路和第２输出缓冲电路的第２方向信号处理装置；具备把第１内部电路及第１输出缓冲电路置于非动作状态的第１输入固定装置的第１输入缓冲电路；具备把第２内部电路及第２输出缓冲电路置于非动作状态的第２输入固定装置的第２输入缓冲电路。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及利用逻辑电路的总线缓冲电路，尤其是关于插入内部电路，至少含有输入级以及输出级的多级缓冲电路的总线缓冲电路。现有技术随着近几年信息处理技术的飞跃发展，提出了各种总线缓冲电路，这种总线缓冲电路插入在多条数据总线之间，中继通过各个总线传输的数据信号。通过这个缓冲电路的一端总线和另一端总线传输的数据，传输速度可以相同，也可以不相同，而且既可以在一端总线和另一端总线之间单向传输数据，也可以双向传输数据，可以是任何一种。例如，在PDA(Personal Digital Assistant个人数字助理)的应用里，逻辑电路系统的CPU(Central Processing Unit中央处理单元)和周边设备进行数据交换的总线存在多条，周边设备的接续状态为挂在总线上。周边设备有被高速存取的SDRAM(SynchronousDynamic Random Access Memory同步动态随机访问存储器)等单元组、用于连接外部周边单元的连接器、非易失性存储器等低速存取单元组(以下称为低速存取单元组)。如果CPU驱动这些所有周边设备，高速存取单元组连同低速存取单元组一块被访问，由于设备输入容量等问题，消耗功率增大。为了防止这个现象，作为连接这些周边设备和CPU的外部总线，通常设置高速存取用的高速总线和低速存取用的低速总线，为了连接高速总线和低速总线，设置缓冲电路。这样，为了在高速总线和低速总线之间衔接信号传达，插入总线缓冲电路，由此，实现整体应用的低耗电，例如PDA等实施的整体应用低耗功率是携带用机器通常采用的节电对策。由此，访问被高速存取的SDRAM时，总线缓冲电路可以使低速存取单元组处于非动作状态，低功耗成为可能。图41表示的是，使用市面上出售的普通总线缓冲单元的以往的总线缓冲单元10的内部结构方框电路图。图41中的这个总线缓冲电路10，具备输入来自CPU的输入输出指令信号*OE及方向指示信号DIR，生成不同逻辑电平的多个控制信号的控制电路11；通过高速存取总线，和CPU之间进行数据发送接收的端子A1~An；通过低速存取总线，和低速存取单元组之间进行数据发送接收的端子B1~Bn；分别设置在端子A1~An和端子B1~Bn的对应端子之间，由指定的内部电路进行逻辑运算的多个动作装置12。而且，在本说明书中，符号指的是逻辑电平被翻转了的信号。例如，输入输出指令信号*OE指的是，信号OE的逻辑电平被翻转了的信号。而且，简略符号OE是激活输出(Output Enable)的缩写。又，端子An以及端子Bn中的是正整数。每个动作装置12的组成，全部都一样，因此，在图41中，只对端子A1和端子B1之间的动作装置12，说明详细的结构。每个动作装置12，具备第1方向信号处理装置，这个第1方向信号处理装置，包括由输入来自端子A1的信号的反相器INV1组成的第1输入缓冲电路13；进行端子A1到端子B1方向(根据需要，定义为第1方向)的信号处理的例如由反相器INV2组成的A/B内部电路14；把这个A/B内部电路14的信号向端子B1输出的具有与非电路NAND1及或非电路NOR1和P沟道晶体管P1及N沟道晶体管N1的第1输出缓冲电路15。动作装置12，还具有第2方向信号处理装置，这个第2方向信号处理装置，包括接收端子B1的信号的，由反相器INV3组成的第2输入缓冲电路16；进行端子B1到端子A1方向(根据需要，定义为第2方向)的信号处理的例如由反相器INV4组成的B/A内部电路17；把这个B/A内部电路17的信号向端子A1输出的具有与非电路NAND2及或非电路NOR2和P沟道晶体管P2及N沟道晶体管N2的第2输出缓冲电路18。端子A1~An及端子B1~Bn，都是输入输出端子，端子*OE是输入输入输出指令信号*OE的端子，这个输入输出指令信号*OE用来切换输入输出端子，使其输出信号或者使其处于高阻抗状态，端子DIR是输入方向指示信号DIR的端子，这个方向指示信号DIR用来切换输入/输出方向。下面，说明图41中所示的总线缓冲电路10的动作原理。图41中，控制电路11，根据分别从*OE端子以及DIR端子输入的输入输出指令信号*OE及方向指示信号DIR，生成信号*AG、信号AG、信号*BG、信号BG。如果考虑端子A1是输入状态，端子B1是输出状态(*OE＝L、DIR＝H)，端子A1的信号，通过第1输入缓冲电路13的INV1及A/B内部电路14的INV2和第1输出缓冲电路15的NAND1及NOR1，把信号传达给晶体管P1及N1，并从端子B1输出。端子B1输出的信号，从和端子B1之间的接续点开始，一直供给到第2输入缓冲电路16的INV3及B/A内部电路17的INV4、第2输出缓冲电路18的NAND2及NOR2的一端输入，也会让这些逻辑电路单元动作。只是，由于BG＝L，*BG＝H，晶体管P2的栅极信号成为H，晶体管N2的栅极信号成为L，因此第2输出缓冲电路18的晶体管P2及N2是不动作的，所以端子A1不会有信号输出。但是，这些逻辑电路单元的动作的部分，流失了不必要的电流，无端消耗功率。图44的表1上表示着，各端子A1及B1的状态以及他们内部电路的动作状态。如表1所示，即使信号方向是第1方向，第2方向信号处理装置也会动作，另外，即使信号方向是第2方向，第1方向信号处理装置也会动作。而且，他们的输出缓冲电路18即使处在不动作状态，如上所述，上一级的与非电路和或非电路也会进行逻辑动作。又，即使端子A1及端子B1处于高阻抗的状态(*OE＝H)，信号DIR的电平无论是H还是L，端子A1及端子B1只要有信号输入，第1输入缓冲电路13、A/B内部电路14、第2输入缓冲电路16、B/A内部电路的所有电路会同时动作，因此会增加功率消耗。为此，在图43中的虚线框里，设置了以虚线逻辑电路表示的第1及第2总线保持电路19a及19b。第1总线保持逻辑电路19a，由连在第1输出缓冲电路15和端子B1之间的2个反相器组成，2个反相器处于反接状态。又，第2总线保持电路19b，由连在第2输出缓冲电路18和端子A1之间连接点的2个反相器组成，2个反相器处于并联反接状态。对于图41中的具有第1及第2总线保持电路19a，19b的总线缓冲电路，参照图43的表2进行说明。表2里表示的是，具备第1及第2总线保持电路19a，19b的组成中，各端子的状态以及内部电路的动作状态。表2的各栏中，除了第1及第2总线保持电路栏之外，其他栏和表1相同。只是在输入输出指令信号*OE是H的情况下动作就可以的第1及第2总线保持电路，在输入输出指令信号*OE是L的情况也动作。第1及第2总线保持电路19a，19b同时处于动作状态时，从端子A1输入信号，从端子B1输出信号，由此，尽管不需要保持总线，也会消耗电流。这样，即使为了防止进行某一方向信号输入的端子处于高阻抗状态，而设置总线保持电路的情况下，因为在PDA等应用中，以低耗功率为目的的缓冲电路内部没有必要动作的电路也动作，因此，消耗无用功率，而且，还会产生不能有效降低耗电功率的问题。
技术实现思路
本专利技术的目的在于，提供一种使用逻辑电路的总线缓冲电路，通过固定输入缓冲电路的输入，来削减无用功率，由此进一步降低功耗。本专利技术的第一基本结构的含有逻辑电路的总线缓冲电本文档来自技高网...

【技术保护点】
一种含有逻辑电路的总线缓冲电路，这种逻辑电路具备：设置在双向分别传输数据的多条数据总线之间，根据指示上述数据信号输入输出的输入输出指令信号和指示上述数据信号传输方向的方向指示信号，至少生成不同的多个控制信号的控制电路；输入从一端总线向另一端总线传输的第１方向信号，且输出从上述另一端总线向一端总线逆向传输的第２方向信号的第１端子；输出上述第１方向信号且输入上述第２方向信号的第２端子；在上述第１端子和第２端子之间具有第１输入缓冲电路、第１内部电路、第１输出缓冲电路的第１方向信号处理装置；在上述第２端子和第１端子之间具有第２输入缓冲电路、第２内部电路、第２输出缓冲电路的第２方向信号处理装置，其特征在于， 上述第１输入缓冲电路具有第１输入固定装置，第１输入固定装置根据上述输入输出指令信号及上述方向指示信号的状态，至少利用上述多个控制信号中的１个控制信号，使上述第１内部电路及上述第１输出缓冲电路处于非动作状态； 上述第２输入缓冲电路具有第２输入固定装置，上述第２输入固定装置根据上述状态，利用１个控制信号，使上述第２内部电路及上述第２输出缓冲电路处于非动作状态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：泷场明，衣笠昌典，塜崎拓实，藤井亨，水田胜，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]