电平移位电路及包含该电路的半导体集成电路器件制造技术

在构成电平移位电路的Ｎ沟道第１ＭＯＳ晶体管（ＴＮ－Ａ）、第２ＭＯＳ晶体管（ＴＮ－Ｂ）和Ｐ沟道第３ＭＯＳ晶体管（ＴＰ－Ａ）、第４ＭＯＳ晶体管（ＴＰ－Ｂ）中，构成Ｐ沟道第５ＭＯＳ晶体管（ＴＰ－Ｃ）和第６ＭＯＳ晶体管（ＴＰ－Ｄ），使其对第３ＭＯＳ晶体管（ＴＰ－Ａ）、第４ＭＯＳ晶体管（ＴＰ－Ｂ）构成电流镜电路。由此，可防止从ＶＤＤＨ到ＶＳＳ的贯通电流，并能高速工作。

【技术实现步骤摘要】

本专利技术涉及将需要多个电源电压的半导体集成电路的低电源电压振幅信号变换成高电源电压振幅信号的电平移位电路及包含该电路的半导体集成电路器件。
技术介绍
已有的电平移位电路(例如参考日本国专利公开2001-257581号公报)在电压振幅差的幅度小时和工作速度不快时比较容易工作，但随着该电压振幅差的幅度越大工作速度变成越快，难以进行增大贯通电流等正常工作。已知对此问题在电平移位电路增加控制电流的电路等方面下功夫的例子(例如参考日本国专利公开2002-118458号公报)。附图说明图15示出以往广泛使用的电平移位电路。该图15中，将连接第1电源电压VDD的P沟道MOS晶体管取为TP1、TP2，连接第2电压VSS的N沟道MOS晶体管取为TN1、TN2，连接高于第1电源电压VDD的第3电源电压VDDH的P沟道MOS晶体管取为TP-A、TP-B，连接第2电源电压VSS的N沟道MOS晶体管取为TN-A、TN-B，进行说明。晶体管TP1和晶体管TN1与反相器连接，晶体管TP2和晶体管TN2也与反相器连接。输入信号IN中，从第1电源电压VDD输入将第2电源电压VSS作为振幅的信号。在晶体管TP1、TN1的栅极接收该信号，同时还在晶体管TP2、TN2的栅极接收与所述输入信号IN反相的反相器输出J1，并产生与所述输入信号IN同相的反相器输出J2。将该反相器输出J2施加到晶体管TN-A的栅极。晶体管TN-A的源极连接第2电源电压VSS，晶体管TN-A的漏极连接晶体管TP-A的漏极。晶体管TP-A的源极与第3电源电压VDDH连接。此外，将反相器输出J1施加到晶体管TN-B的栅极。晶体管TN-B的源极与第2电源电压VSS连接，晶体管TN-B的漏极与晶体管TP-B的漏极连接。晶体管TP-B的源极与第3电源电压VDDH连接。晶体管TP-A的栅极与晶体管TN-B的漏极连接，晶体管TP-B的栅极与晶体管TN-A的漏极连接。从晶体管TP-B的漏极与晶体管TN-B的漏极的连接点，输出输出信号OUT。接着，说明图15所示已有例的电平移位电压的基本运作。使输入信号IN固定并且在各布线的电位稳定的状态下，输入信号IN的电位从作为与第2电源电压VSS等电位的“低(Low)”状态变化到作为与第1电源电压VDD等电位的“高(High)”时，晶体管TN-A的栅极导通。其后，晶体管TN-A和晶体管TP-A这两个晶体管的栅极仅导通晶体管TP-B导通前的一点时间，因而流通从第3电源电压VDDH到第2电源电压VSS的贯通电流。此贯通电流影响连接晶体管TN-A的漏极与晶体管TP-B的栅极的布线的电位，因而晶体管TP-B的栅极稳定为“低”状态前的时间成为贯通电流流通的时间，影响延迟时间。接着，为了在晶体管TP-B的栅极导通时，使输出信号OUT的电位在与第3电源电压VDDH等电位的“高”状态下稳定，需要使晶体管TP-A的栅极为“高”状态，并且需要切断通过晶体管TN-A和TP-A这两个晶体管的源极和漏极的、从第3电源电压VDDH到第2电源电压VSS的通路。由于使晶体管TP-A的栅极和输出信号OUT从“低”状态变化到“高”状态，在晶体管TP-A的源极与漏极之间流通电流。这样，电位从“低”状态变化到“高”状态时，在初始阶段流通穿过晶体管TN-A和晶体管TP-A的贯通电流，接着在电位从“低”变化到“高”结束的阶段，电流也从第3电源电压VDDH经晶体管TP-A、TN-A流通到第2电源电压VSS。图15所示的已有电路中，从晶体管TN-A的栅极导通、并且晶体管TN-A阻断后开始，到晶体管TP-B的栅极导通并且晶体管TP-A的阻断为止，输出端子的值不确定。而且，如何在第3电源电压VDDH相对于第1电源电压VDD很大时和工作频率快时抑制贯通电流以便延迟时间短地完成这一系列运作成为问题。考察输入信号IN从“高”变化到“低”的情况。首先，对晶体管TN-A和TN-B的栅极分别授给输入信号IN的正逻辑值、负逻辑值。其次，在输入信号IN稳定时，连接晶体管TP-A的漏极和晶体管TN-A的漏极的布线、总是取与连接晶体管TP-B的漏极和晶体管TN-B的漏极的布线相反的值，因而可将连接晶体管TP-A的漏极与晶体管TN-A的漏极的布线当作输出信号OUT的负逻辑值输出端子。根据以上两点，图15所示的电路为左右对称的结构，因而即使对从“高”到“低”的变化，也可与上文所述相同地理解。本专利技术的目的为提供一种能防止从第3电源电压VDDH到第2电源电压VSS的贯通电流、抑制耗电且高速工作的电平移位电路及包含该电路的半导体集成电路器件。
技术实现思路
本专利技术第1方面所述的电平移位电路，将具有第1电位差的输入信号变换成具有大于所述第1电位差的第2电位差的输出信号，包括在栅极供给所述输入信号并且在源极供给所述输出信号的低电位侧基准电位的、具有第1导电性的第1MOS晶体管、在栅极供给所述输入信号的反相信号并且在源极供给所述低电位侧基准电位的、具有所述第1导电性的第2MOS晶体管、漏极连接所述第1MOS晶体管的漏极并且栅极连接所述第2MOS晶体管的漏极的、具有第2导电性的第3MOS晶体管、漏极连接所述第2MOS晶体管的漏极并且栅极连接所述第1MOS晶体管的漏极的、具有第2导电性的第4MOS晶体管、以及设置在所述第3MOS晶体管和第4MOS晶体管的源极与供给所述低电位侧基准电位和具有所述第2电位差的高电位侧基准电位的节点之间以相互构成电流镜电路、并且分别具有第2导电性的第5MOS晶体管和第6MOS晶体管，从所述第2MOS晶体管的漏极与所述第4MOS晶体管的漏极的连接点输出所述输出信号。本专利技术第2方面所述的电平移位电路是在本专利技术第1方面所述的电平移位电路中，将所述第5MOS晶体管的栅极和所述第6MOS晶体管的栅极与所述第6MOS晶体管的漏极连接。本专利技术第3方面所述的电平移位电路是在本专利技术第1方面所述的电平移位电路中，将所述第5MOS晶体管的栅极和所述第6MOS晶体管的栅极与所述第5MOS晶体管的漏极连接。本专利技术第4方面所述的电平移位电路是在本专利技术第2方面所述的电平移位电路中，对所述第3MOS晶体管的衬底供给与所述第3MOS晶体管和所述第5MOS晶体管的连接点相等的电位，对所述第4MOS晶体管的衬底供给与所述第4MOS晶体管和所述第6MOS晶体管的连接点相等的电位。本专利技术第5方面所述的电平移位电路是在本专利技术第3方面所述的电平移位电路中，对所述第3MOS晶体管的衬底供给与所述第3MOS晶体管和所述第5MOS晶体管的连接点相等的电位，对所述第4MOS晶体管的衬底供给与所述第4MOS晶体管和所述第6MOS晶体管的连接点相等的电位。本专利技术第6方面所述的电平移位电路是在本专利技术第2方面所述的电平移位电路中，所述第3MOS晶体管的衬底电位和所述第5MOS晶体管的衬底电位是共同电位，所述第4MOS晶体管的衬底电位和所述第6MOS晶体管的衬底电位是共同电位。本专利技术第7方面所述的电平移位电路是在本专利技术第3方面所述的电平移位电路中，所述第3MOS晶体管的衬底电位和所述第5MOS晶体管的衬底电位是共同电位，所述第4MOS晶体管的衬底电位与所述第6MOS晶体管的衬底电位是共同电位。本专利技术第8方面所述的电平移位电路，将具有第1电位差的输入信号变换成本文档来自技高网...

【技术保护点】
一种电平移位电路（图１），将具有第１电位差（ＶＤＤ－ＶＳＳ）的输入信号（ＩＮ）变换成具有大于所述第１电位差的第２电位差（ＶＤＤＨ－ＶＳＳ）的输出信号（ＯＵＴ），其特征在于，包括在栅极供给所述输入信号并且在源极供给所述输出信号的低电位 侧基准电位的、具有第１导电性（Ｎ）的第１ＭＯＳ晶体管（ＴＮ－Ａ）、在栅极供给所述输入信号的反相信号并且在源极供给所述低电位侧基准电位的、具有所述第１导电性（Ｎ）的第２ＭＯＳ晶体管（ＴＮ－Ｂ）、漏极连接所述第１ＭＯＳ晶体管的漏 极并且栅极连接所述第２ＭＯＳ晶体管的漏极的、具有第２导电性（Ｐ）的第３ＭＯＳ晶体管（ＴＰ－Ａ）、漏极连接所述第２ＭＯＳ晶体管的漏极并且栅极连接所述第１ＭＯＳ晶体管的漏极的、具有第２导电性（Ｐ）的第４ＭＯＳ晶体管（ＴＰ－Ｂ）、以及 设置在所述第３ＭＯＳ晶体管和第４ＭＯＳ晶体管的源极与供给所述低电位侧基准电位和具有所述第２电位差的高电位侧基准电位（ＶＤＤＨ）的节点之间以相互构成电流镜电路、并且分别具有第２导电性（Ｐ）的第５ＭＯＳ晶体管和第６ＭＯＳ晶体管（ＴＰ－Ｃ和Ｔ Ｐ－Ｄ），从所述第２ＭＯＳ晶体管（ＴＮ－Ｂ）的漏极与所述第４ＭＯＳ晶体管（ＴＰ－Ｂ）的漏极的连接点，输出所述输出信号（ＯＵＴ）。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：水上幸洋，来田和久，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]