半导体器件及其制作方法技术

一种制作半导体器件的方法包括在衬底上形成第一半导体层堆叠。第一半导体层堆叠包括第一半导体条带与第二半导体条带的交替堆叠。第一半导体条带及第二半导体条带分别包括第一半导体材料及第二半导体材料。所述方法还包括移除第一半导体条带，以在第一半导体层堆叠中的第二半导体条带之间形成空隙。所述方法还包括在所述空隙中沉积介电结构层及第一导电填充材料以环绕第二半导体条带。此外，所述方法包括：移除第二半导体条带以形成第二组空隙；以及在所述第二组空隙中沉积第三半导体材料。料。料。

【技术实现步骤摘要】
半导体器件及其制作方法


[0001]本公开实施例涉及一种半导体器件及其制作方法。

技术介绍

[0002]随着半导体技术的进步，对更快的器件及更高的储存容量的需求越来越大。为使晶体管按比例缩小，半导体行业继续使半导体器件(例如其中形成有沟道区及源极/漏极区的包括具有高的高宽比的半导体鳍的鳍场效晶体管(fin field effect transistor，finFET))的尺寸按比例缩小。栅极结构形成在鳍的侧之上且沿着鳍的侧形成(例如，包绕鳍的侧)，从而提供沟道的表面积增大的优点。
[0003]为使存储器单元(memory cell)按比例缩小，半导体行业一直在减小侧向器件尺寸以减小器件大小，同时增大垂直尺寸以增大存储器电荷储存。半导体行业还一直在探索用于改善存储器性能的新架构及新材料。
[0004]此种按比例缩小已增加了半导体制造工艺的复杂性。由于器件特征大小持续减小，制作工艺继续变得更加难以实行。因此，非常需要改善的存储器器件技术。

技术实现思路

[0005]根据一些实施例，一种制作半导体器件的方法包括分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构，所述第一堆叠结构及所述第二堆叠结构中的每一者包括多个第一半导体条带与多个第二半导体条带的交替堆叠。所述多个第一半导体条带及所述多个第二半导体条带分别包括第一半导体材料及第二半导体材料。所述方法还包括移除所述多个第一半导体条带，以在所述第一堆叠结构及所述第二堆叠结构二者中的所述多个第二半导体条带之间形成多个第一空隙。所述方法还包括在所述多个第一空隙中沉积第一介电结构层及第二介电结构层，以分别环绕所述第一堆叠结构及所述第二堆叠结构中的所述多个第二半导体条带。另外，所述方法还包括在所述多个第一空隙中沉积第一导电填充材料，以分别环绕所述第一介电结构层及所述第二介电结构层。另外，所述方法还包括：在所述第一器件区中，移除所述多个第二半导体条带以在所述第一介电结构层的多个部分之间形成多个第二空隙，且在所述第一介电结构层的多个部分之间的所述多个第二空隙中沉积第三半导体材料。在一些实施例中，所述第三半导体材料被配置成在所述第一器件区中形成全环绕栅极(GAA)一晶体管铁电随机存取存储器(1T
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FeRAM)的沟道区、源极区及漏极区，所述第一导电填充材料被配置成形成所述1T
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FeRAM的栅极电极，且所述第一导电填充材料被配置成在所述第二器件区中形成全环绕栅极(GAA)晶体管的栅极电极。
[0006]根据一些实施例，一种制作半导体器件的方法包括在衬底上的第一器件区中形成第一半导体层堆叠。所述第一半导体层堆叠包括多个第一半导体条带与多个第二半导体条带的交替堆叠。所述多个第一半导体条带及所述多个第二半导体条带分别包括第一半导体材料及第二半导体材料。所述方法还包括移除所述多个第一半导体条带，以在所述第一半
导体层堆叠中的所述多个第二半导体条带之间形成多个第一空隙。此外，所述方法包括在所述多个第一空隙中沉积第一介电结构层以环绕所述多个第二半导体条带以及在所述多个第一空隙中沉积第一导电填充材料以环绕所述第一介电结构层及所述多个第二半导体条带。另外，所述方法包括移除所述多个第二半导体条带以在所述第一介电结构层的多个部分之间形成多个第二空隙；以及在所述第一导电填充材料形成的层之间的所述多个第二空隙中沉积第三半导体材料。
[0007]根据一些实施例，一种半导体器件包括位于衬底的第一器件区中的整体半导体结构。所述整体半导体结构包括形成第一部分及第二部分的单一的半导体材料，所述第一部分与所述第二部分由所述半导体材料形成的堆叠的多个条带连接。所述堆叠的多个条带彼此隔开。所述半导体器件还包括包绕在所述整体半导体结构的所述堆叠的多个条带周围的导电电极层。此外，所述半导体器件包括将所述堆叠条带与所述导电电极层隔开的第一介电结构层。根据一些实施例，所述半导体材料设置在所述半导体器件中的内连空隙中。
附图说明
[0008]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，图中各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0009]图1A及图1B分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的早期阶段的中间结构的剖视图及三维(three
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dimensional，3D)视图。
[0010]图2、图3、图4、图5A及图5B分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0011]图6、图7、图8、图9、图10、图11、图12及图13分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0012]图14A、图15A、图16A及图17A示出根据一些实施例的用于制作包括3D全环绕栅极(gate
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all
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around，GAA)晶体管及3D全环绕栅极(GAA)电容器的半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0013]图14B、图15B、图16B及图17B示出根据一些实施例的用于制作包括3D GAA晶体管及3D GAA存储器单元的替代半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0014]图18示出根据一些实施例的被形成为包括一晶体管一电容器铁电随机存取存储器(one
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transistor one
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capacitor ferroelectric random access memory，1T1C FeRAM)的GAA晶体管与GAA电容器的半导体器件的剖视图及示意图。
[0015]图19A示出根据一些实施例的包括晶体管及GAA单晶体管铁电随机存取存储器(single transistor ferroelectric random access memory，1T
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FeRAM)的半导体器件的剖视图及示意图。
[0016]图19B示出根据一些实施例的图19A所示GAA单晶体管铁电随机存取存储器(1T
‑
FeRAM)的俯视布局图及示意图。
[0017]图20示出根据一些实施例的堆叠三维(3D)存储器器件的剖视图。
[0018]图21示出根据一些实施例的另一GAA一晶体管一电容器铁电随机存取存储器
(1T1C FeRAM)的剖视图及示意图。
[0019]图22示出根据一些实施例的又一GAA一晶体管一电容器铁电随机存取存储器(1T1C FeRAM)的剖视图及示意图。
[0020]图23是示出根据一些实施例的用于制作半导体器件的方法的简化流程图。
[0021]图24是示出根据一些实施例的用于制作半导体器件的另一方法的简化流程图。
[0022]图25是示出根据一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体器件的方法，包括：分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构，所述第一堆叠结构及所述第二堆叠结构中的每一者包括多个第一半导体条带与多个第二半导体条带的交替堆叠，所述多个第一半导体条带及所述多个第二半导体条带分别包括第一半导体材料及第二半导体材料；移除所述多个第一半导体条带，以在所述第一堆叠结构及所述第二堆叠结构二者中的所述多个第二半导体条带之间形成多个第一空隙；在所述多个第一空隙中沉积第一介电结构层及第二介电结构层，以分别环绕所述第一堆叠结构及所述第二堆叠结构中的所述多个第二半导体条带；在所述多个第一空隙中沉积第一导电填充材料，以分别环绕所述第一介电结构层及所述第二介电结构层；以及在所述第一器件区中，移除所述多个第二半导体条带以在所述第一介电结构层的多个部分之间形成多个第二空隙，且在所述第一介电结构层的所述多个部分之间的所述多个第二空隙中沉积第三半导体材料；由此所述第三半导体材料被配置成在所述第一器件区中形成一晶体管铁电随机存取存储器的沟道区、源极区及漏极区，所述第一导电填充材料被配置成形成所述一晶体管铁电随机存取存储器的栅极电极，且所述第一导电填充材料被配置成在所述第二器件区中形成全环绕栅极晶体管的栅极电极。2.根据权利要求1所述的制作半导体器件的方法，其中移除所述多个第一半导体条带以形成所述多个第一空隙还包括：移除所述多个第二半导体条带的多个部分以形成多个凹陷区；在所述多个凹陷区中沉积介电材料；以及使用所述多个凹陷区中的所述介电材料作为掩模来移除所述多个第一半导体条带，以在所述第一堆叠结构中的所述多个第二半导体条带之间形成所述多个第一空隙。3.根据权利要求1所述的制作半导体器件的方法，其中沉积所述第一介电结构层以环绕所述多个第二半导体条带还包括：沉积第一铁电材料层以环绕所多个述第二半导体条带。4.一种制作半导体器件的方法，包括：在衬底上的第一器件区中形成第一半导体层堆叠，所述第一半导体层堆叠包括多个第一半导体条带与多个第二半导体条带的交替堆叠，所述多个第一半导体条带及所述多个第二半导体条带分别包括第一半导体材料及第二半导体材料；移除所述多个第一半导体条带，以在所述第一半导体层堆叠中的所述多个第二半导体条带之间形成多个第一空隙；在所述多个第一空隙中沉积第一介电结构层以环绕所述多个第二半导体条带；在所述多...

【专利技术属性】
技术研发人员：程仲良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：