静电放电保护电路与方法技术

本发明专利技术提供一种静电放电保护电路与方法，该静电放电保护电路包含二个箝制电路、电感、二极管以及二极管串联。除了输出电压的电压摆动幅度不受静电放电保护电路的影响之外，本发明专利技术通过设置至少二个箝制电路，可以降低静电放电电压导通路径与快速导出静电放电电流，进而大幅增加对大信号电路的静电放电保护能力。

【技术实现步骤摘要】

本专利技术是关于 一 种,争电方丈电^f呆护(electrostatic discharge protection),特别是关于一种应用于大信号电路的静电放电保护电路与方 法。
技术介绍
图1A为一个已知静电放电保护电路的架构图。静电放电保护电路100是 设置于输出电路110输出端，并包含一箝制电路(clamping circuit) 120与 二个串接的二极管(diode) Dpl、 Dnl，同时，输出电路110与箝制电路120都跨 接于第一工作电压Vdd与第二工作电压Vss之间。箝制电路120包含静电放电 单元130以及ESD检测电路140。其中，静电放电单元130由丽0S晶体管 (transistor)L所构成，而ESD检测电路140则由电阻电容d、反向器 Di所组成。当有静电经由输出接点Pa、电压源(V^、 Vss)等灌入输出电路110时，ESD 检测电路140会触发静电放电单元130,使静电放电电流经由静电放电单元 130流出，而不会破坏输出电路110。然而，大信号电路或功率放大器的输出 电压V謝的直流电平通常为Vdd ,在正常操作下，输出信号的振幅可到达2xVdd (亦即电压摆动幅度(swing) S是VJ，此时V赠与L之间有Vdd的压降，若电 路只串接一个二极管Dpl,将会使二极管Dp,导通(导通电压约0.7V)，而输出 电压V。ut高于(Vdd+0. 7v)的部分将被二极管D^截掉，如图IB所示。为解决上述已知技术的问题，申请人于一台湾专利申请案(申请案号 95110192)揭露了一种静电放电保护电路，其架构图如图2所示。请参考图2, 静电放电保护电路200是设置于功率放大器210的输出端，包含箝制电路120、 电感器L、 二极管(diode) D^以及二极管串联Dp广Dp5。请注意，在这里二极管 串联包含五个二极管Dpi-Dp3只是一个例子，实际上，二极管串联的数量M必 须大于或等于(电压摆动幅度S/二极管的导通电压)。当输出接点P。上出现正 的ESD电压(对Vss)时，输出接点P。与第一工作电压L之间的二极管串联Dpl ~Dp5会导通，并且触发箝制电路120来导通大电流，以避免功率放大器210受 到损伤。同时，输出电压V。ut的电压摆动幅度S也不再受静电放电保护电路 200所限制，呈现完美对称的波形。然而，相较于静电放电保护电路100,当输出接点P。上出现该正ESD电 压时，因为二极管串联Dpi-Dp5的二极管个数增加，造成二极管串联导通电阻 Rd增加(或导通路径增加)，使得丽OS晶体管L的导通时间增加(因为导通时 间t= R x d,其中R是电阻I^与二极管串联导通电阻Rd串联后的等效电阻)， 进而提高ESD电压灌入功率放大器210的机率，因此降低了箝制电路120保 护功率放大器210的保护能力。为解决上述问题，申请人进一步提出本专利技术。
技术实现思路
本专利技术目的之一在于提供大信号电路所产生的输出电压摆幅，不被静电 放电保护电路所限制，在输出接点有静电放电电压产生时，可以利用静电放 电保护电路中最短的导通路径，将静电放电电流快速导出。本专利技术揭露一种静电放电保护电路，应用于大信号电路，该静电放电保 护电路包含负载元件，耦接于该输出电路的输出端与第一工作电压之间； 二极管串联，包含至少二个以上彼此串联的二极管，并耦接于该输出端与该 第一工作电压之间；以及，至少一第一箝制电路与一第二箝制电路，该第一 箝制电路是位于该第一工作电压与第二工作电压之间，而该第二箝制电路的 一端耦接该第二工作电压，另 一端耦接至该二极管串联中最接近该输出端的 第 一个二极管与第二个二极管的连接点。本专利技术还揭露一种应用于功率放大器电路的静电放电保护方法，包含 提供负载元件于该输出电路的输出端与第 一工作电压之间；提供二极管串联 于该输出端与该第一工作电压之间，而该二极管串联包含至少二个以上的彼 此串联二极管；以及，提供至少一第一箝制电路与一第二箝制电路，其中， 该第一箝制电路是位于该第一工作电压与第二工作电压之间，而该第二箝制 电路的一端耦接该第二工作电压，另一端耦接至该二极管串联中最接近该输 出端的第 一个二极管与第二个二极管的连接点。附图说明图1A为一个已知静电放电保护电路的架构图。形图图IB为电压摆动幅度S大于0. 7v时，图1A的输出接点上的输出电压波图2为另一个已知静电放电保护电路的架构图。图3A显示本专利技术第一实施例的架构图。图3B为图3A的输出接点上的输出电压波形图。图4A显示本专利技术第二实施例的架构图。图4B为图4A的输出接点上的输出电压波形图。图5是本专利技术静电放电保护方法的流程图。100、 200、 300、 400 110 输出电路 130 静电放电单元 210 功率放大器 310 大信号电路 Dpl ~ Dp5 、 Dnl ~ Dn5 二极管 P。 输出接点 Vdd 第一工作电压 ^ 电阻 N, ~ N5 连接点 La ~ Ld 循环静电》文电^f呆护电^各120、 320 箝制电^各 140 ESD4企测电3各L 电感Di 反向器Vss 第二工作电压d 电容TN 丽OS晶体管具体实施例方式为了使高电压输出电路或大信号电路所产生的输出电压V。ut,其电压摆动 幅度S不受静电放电保护电路的影响，静电放电保护电路中，二极管串联中 的二极管数量M必须大于或等于(S/二极管的导通电压)。目前一般二极管的 导通电压约为0. 7v,但随着制程的进步，导通电压会随之改变，不一定为 0. 7v。假设大信号电路310的输出电压V^的电压摆动幅度S等于3v，为了使 输出电压V。w的电压摆动幅度不受静电放电保护电路的影响，二极管串联的数 目M就必须大于(3/0. 7=4. 3),也就是M必须大于或等于5，即需要五个以上 的二极管。以下，本专利技术的第一与第二实施例均以S=3V、 M-5为例作说明。图3A显示本专利技术第一实施例的架构图。根据本专利技术第一实施例，静电放 电保护电路300是设置于(射频)大信号电路310的输出端。静电放电保护电 路300包含二个箝制电路120、 320、电感器L、二极管l以及二极管串联Dpl ~ Dp5。 二极管l的阴极连接至输出接点P。，其阳极连接至第二工作电压Vss。 二 极管串联Dp广Dp5具有阳极连接至输出接点P。，以及阴极连接至第一工作电压 Vdd。其中，箝制电路120、 320的实施是本
人员所已知，故在此不予 赘述。比较图2与图3A,本专利技术除了在第一工作电压Vdd与第二工作电压Vss之 间设置箝制电路120外，还另设置一个箝制电路32G于二极管Dpi、 Dp2的连接 点仏与第二工作电压Vss之间。在人体(h簡n body mode)与机器(machine mode) 的静电放电模式下，对IC放电的四种ESD测试模式PS、 NS、 PD、 ND中，当 输出接点P。出现对第二工作电压Vss打正的ESD电压(在PS模式下)且该ESD 电压足以导通五个二极管Dpl~DpJt,由于循环L(即P。^D^^箝制电路 320。VSS)的导通路径较短(或导通电阻Rda较小、使得箝制电路320中丽OS晶 体管L的导通时间ta较短)，故大部分的静电放电电流皆经由箝制电路320 流出；至于循环U本文档来自技高网...

【技术保护点】
一种静电放电保护电路，用于保护输出电路，该输出电路与该静电放电保护电路均耦接于第一工作电压与第二工作电压之间，包含：　至少三个二极管，该些二极管串联在一起，并耦接于该第一工作电压与该第二工作电压之间；　第一箝制电路，耦接于该第一工作电压与该第二工作电压之间；以及　第二箝制电路，耦接于该第一工作电压与该些二极管所形成的第一节点之间；　其中该第一节点的电压不等于该第一或第二工作电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：王柏之，陈家源，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]