具有行特定电压供应线和升压电路的单轨存储电路制造技术

本申请涉及具有行特定电压供应线和升压电路的单轨存储电路，公开了一种单轨存储电路，包括按行和按列排列的存储单元的阵列以及连接至所述阵列的外围电路，以方便对选定存储单元进行读取和写入操作。所述外围电路包括但不限于所述行的升压电路。各升压电路连接到行的字线和相同行的离散电压供应线。在读取所述行内的任何选定存储单元期间，一行的各升压电路被配置为增加所述行的所述字线和所述电压供应线上的所述电压电平。在所述读取操作期间，增加所述字线和所述电压供应线上的所述电压电平有效地提升了读取电流，从而降低了读取失败的概率。本申请还公开了一种操作所述存储电路的方法。电路的方法。电路的方法。

【技术实现步骤摘要】
具有行特定电压供应线和升压电路的单轨存储电路


[0001]本专利技术涉及存储电路，更具体地，涉及单轨存储电路和操作方法的实施例。

技术介绍

[0002]存储电路通常包括按行(row)和列(column)排列的存储单元阵列和外围电路，所述外围电路连接到所述阵列，并促进存储单元中的各种功能(例如，读写功能)。历史上，存储电路为单轨存储电路。也就是说，相同的正供应电压(例如VDD)将被用于为包括存储单元和外围电路的整个存储电路供电。不幸的是，随着单元尺寸被缩放(例如，通过减小晶体管尺寸)以减少区域消耗，并且VDD被降低以减少功耗，单轨存储电路中的存储单元变得更容易发生读取失败，特别是，感测失败和读取稳定性失败(本文也称为静态噪声容限(SNM)失败)。

技术实现思路

[0003]本文公开了单轨存储电路的实施例，其被配置为避免读取失败(例如，感测失败和/或SNM失败)。存储电路可以包括按行和列排列的存储单元的阵列。所述存储电路还可以包括所述行的字线、所述行的电压供应线和所述行的升压电路。各行的各字线可以连接到所述行中的所有存储单元。各行的各电压供应线可以连接到所述行中的所有存储单元。各行的各升压电路可以并入行解码器中，并且可以连接到所述行的字线和所述行的电压供应线。各行的各升压电路可被配置成在针对同一行中的任何选定存储单元的存储功能期间同时增加所述行的字线和电压供应线上的电压电平。例如，各行的各升压电路可被配置成在针对所述行内的任何选定存储单元的读取操作期间，对所述行的字线和电压供应线上的电压电平执行同步和同时的增加。在针对所述行内的选定存储单元的读取操作期间，同时增加所述行的字线和电压供应线上的电压电平可以有效地提升(即，增加)读取电流，从而降低读取失败的概率。
[0004]本文还公开了与操作上述存储电路相关联的方法实施例。具体地，所述方法可以包括提供存储电路。所述存储电路可以包括按行和列排列的存储单元的阵列。存储电路还可以包括所述行的字线、所述行的电压供应线和所述行的升压电路。各行的各字线可以连接到所述行中的所有存储单元。各行的各电压供应线可以连接到所述行中的所有存储单元。各行的各升压电路可以并入行解码器中，并且可以连接到所述行的字线和所述行的电压供应线。所述方法还可以包括通过行的升压电路，在针对所述行内的任何选定存储单元的存储功能期间，同时增加所述行的字线和电压供应线上的电压电平。例如，所述行的字线和电压供应线两者上的电压电平的同步和同时增加可以由所述行的升压电路在针对所述行内的选定存储单元的读取操作期间具体地执行。在读取操作期间增加所述行的字线和电压供应线上的电压电平可以有效地提升(即，增加)读取电流，从而降低读取失败的概率。
附图说明
[0005]通过以下参考附图的详细描述，本专利技术将得到更好的理解，这些附图不一定按比例绘制，其中：
[0006]图1A为说明传统静态随机存取存储(SRAM)电路的示意图；
[0007]图1B为说明可并入图1A的SRAM电路中的SRAM单元的示意图；
[0008]图2为说明6T
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SRAM单元中的读取感测失败的示意图；
[0009]图3为说明6T
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SRAM单元中的读取稳定性失败的示意图；
[0010]图4A为说明所公开的SRAM电路的示意图；
[0011]图4B为说明可并入图4A的SRAM电路中的SRAM单元的示意图；
[0012]图4C为说明可并入图4A的SRAM电路中的行特定升压电路的示意图；
[0013]图5为说明在针对选定SRAM单元的读取操作期间，行特定升压电路内的信号状态的时序图；
[0014]图6A和图6B是不同的图表，说明在Iread升压的读取操作期间在BLT、BLC、WL和VSL上的示例性电压电平变化；
[0015]图7为说明所公开的方法实施例的流程图。
具体实施方式
[0016]如上所述，存储电路通常包括按行和列排列的存储单元阵列和外围电路，外围电路连接到所述阵列并且促进存储单元中的各种存储功能(例如，读取操作和写入操作)。历史上，存储电路是单轨存储电路。也就是说，来自相同正供应电压轨的相同正供应电压(例如VDD)将被用于为包括存储单元和外围电路的整个存储电路供电。不幸的是，随着单元尺寸被缩放(例如，通过减小晶体管尺寸)以减少区域消耗，并且VDD被降低以减少功耗，单轨存储电路中的存储单元变得更容易发生读取失败，特别是，感测失败和读取稳定性失败(本文也称为静态噪声容限(SNM)失败)。
[0017]例如，图1A是说明示例性静态随机存取存储(SRAM)电路100的示意图。此SRAM电路100包括按行(参见行a
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n)和列(参见列A
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N)排列的六个晶体管(6T)SRAM单元101的阵列。SRAM电路100还包括控制器195和外围电路191
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193，外围电路191
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193连接到阵列，与控制器195通信，并且被配置成响应于来自控制器195的控制信号来促进各种存储功能(例如，读取操作和写入操作)。图1B是更详细地说明6T
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SRAM单元101的示意图。6T
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SRAM单元101包括：第一反相器，其包括在正供应电压轨121和接地之间串联连接的第一上拉晶体管102和第一下拉晶体管103；以及第二反相器，其交叉耦合到所述第一反相器并且包括在正电源电压轨121和接地之间串联连接的第二上拉晶体管112和第二下拉晶体管113。此6T
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SRAM单元还包括：第一存取晶体管104(本文也称为第一通栅晶体管(pass
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gate transistor))，其串联连接在用于包含单元的列的真位线(true bitline；BLT)131和位于第一上拉晶体管102和第一下拉晶体管103之间的接合处的数据存储节点105之间，并且具有连接到用于包含SRAM单元的行的字线140的栅极；以及第二存取晶体管114(在本文中也称为第二通栅晶体管)，其串联连接在用于包含单元的列的补位线(complement bitline；BLC)132和位于第二上拉晶体管112和第二下拉晶体管113之间的接合处的补数据存储节点115之间，并具有连接到用于行的字线140的栅极。
[0018]历史上，SRAM电路是单轨存储电路。然而，随着每个新的技术节点，单元大小和VDD都减小了，并且因此，单元变得更容易发生读取失败，包括读取感测失败和读取稳定性失败(即SNM失败)。图2和图3分别说明了这两种不同的失败机制。
[0019]具体地，图2说明了读取感测失败。结合图1A
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图1B参考图2，如果SRAM单元在第一数据存储节点105上存储“0”的数据值，在第二数据存储节点115上存储“1”的补数据值，并且开始读取操作(例如，在对列的BL 131
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132预充电之后，激活行的WL 140)，读取电流(Ire本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：存储单元，按行和按列排列；所述行的字线，其中，各行的各字线连接至所述行中的所有所述存储单元；所述行的电压供应线，其中，各行的各电压供应线连接至所述行中的所有所述存储单元；以及所述行的升压电路，其中，各行的各升压电路连接至所述行的所述字线和所述行的所述电压供应线。2.根据权利要求1所述的结构，其中，各行的各升压电路被配置为对所述行的所述字线和所述电压供应线上的电压电平进行提升。3.根据权利要求1所述的结构，其中，各行的各升压电路被配置为在读取操作期间增加所述行的所述字线和所述电压供应线上的电压电平，以读取所述行中的存储单元中的存储数据值。4.根据权利要求3所述的结构，其中，在所述读取操作期间对于所述行的所述字线和所述电压供应线上的所述电压电平的所述增加提升读取电流。5.根据权利要求3所述的结构，还包括处于第一正电压电平的正电压轨，其中，各行的各升压电路连接所述正电压轨；其中，各行的各升压电路被配置为在所述读取操作开始时，将所述行的所述字线上的电压电平从接地增加至所述第一正电压电平；以及其中，各行的各升压电路还被配置为当所述字线上的所述电压电平已经达到所述第一正电压电平时，将所述行的所述字线和所述电压供应线两者上的所述电压电平从所述第一正电压电平增加至大于所述第一正电压电平的第二正电压电平。6.根据权利要求5所述的结构，其中，各行的各升压电路包括：两个耦合电容器，串联连接在所述行的所述字线和所述电压供应线之间；字线驱动器，具有连接至所述字线的字线驱动器输出节点；耦合电容器驱动器，具有连接至所述两个耦合电容器之间的中间节点的耦合电容器驱动器输出节点；报头开关，连接于所述正电压轨和所述行的所述电压供应线之间；同步电路，连接至所述字线驱动器、所述耦合电容器驱动器、以及所述报头开关；以及反馈路径，从所述字线驱动器输出节点至所述同步电路，其中，所述反馈路径在当所述字线驱动器将所述字线上的所述电压电平切换至所述第一正电压电平时，确保所述同步电路使得所述行的所述字线和所述电压供应线上的所述电压电平同步且同时增加。7.根据权利要求1所述的结构，其中，所述存储单元包括静态随机存取存储单元。8.一种结构，包括：存储单元，按行和按列排列；所述行的字线，其中，各行的各字线连接至所述行中的所有所述存储单元；所述行的电压供应线，其中，各行的各电压供应线连接至所述行中的所有所述存储单元；以及所述行的升压电路，其中，各行的各升压电路连接至所述行的所述字线以及所述行的所述电压供应线，且被配置为同步且同时增加所述行的所述字线和所述电压供应线上的电
压电平。9.根据权利要求8所述的结构，还包括：所述列的第一位线和第二位线，其中，各特定行和特定列中的各存储单元包括六晶体管静态随机存取存储单元，所述六晶体管静态随机存取存储单元包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管和所述第一下拉晶体管串联连接在所述特定行的所述电压供应线和接地轨之间；第二反相器，交叉耦合到所述第一反相器，并包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管和所述第二下拉晶体管串联连接在所述特定行的所述电压供应线与所述接地轨之间；第一存取晶体管，串联连接在所述特定列的第一位线和位于所述第一上拉晶体管和所述第一下拉晶体管之间的连接处的第一存储节点之间；以及第二存取晶体管，连接在所述特定列的第二位线和位于所述第二上拉晶体管和所述第二下拉晶体管之间的连接处的第二存储节点之间；其中，所述特定行的所述字线连接至所述第一存取晶体管和所述第二存取晶体管的栅极。10.根据权利要求8所述的结构，还包括控制器，一次使一个行的一个升压电路执行所述一个行的所述字线和所述电压供应线上的所述电压电平的所述同步且同时增加。11.根据权利要求8所述的结构，其中，各行的各升压电路被配置为在读取操作期间执行所述行的所述字线和所述电压供应线上的所述电压电平的所述同步且同时增加。12.根据权利要求11所述的结构，还包括处于第一正电压电平的正电压轨，其中，各行的各升压电路连接至所述正电压轨；其中，各行的各升压电路被配置为在所述读取操作开始时，将所述行的所述字线上的电压电平从接地增加至所述第一正电压电平；以及其中，各行的各升压电路还被配置为当...

【专利技术属性】
技术研发人员：维韦克，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：