【技术实现步骤摘要】
一种减少纹波的PUMP电路、非易失性存储器
[0001]本专利技术涉及半导体
，尤其涉及一种减少纹波的PUMP电路、非易失性存储器。
技术介绍
[0002]现有的非易失性存储器在对存储器中的数据进行读取操作时，为提高读取的操作的正确性即提高读取的裕度，需要提高读取电压的稳定性，但是，现有的非易失性存储器中的PUMP 电路电路提供的读取电压的纹波过大，读取电压的稳定性不高，影响读取操作的正确性。
技术实现思路
[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本专利技术实施例提供了一种减少纹波的PUMP电路及包括其的非易失性存储器，能够减少读取电压的纹波，提高读取电压的稳定性，从而保证读取操作的正确性。
[0005]第一方面，本专利技术实施例提供了一种减少纹波的PUMP电路，包括：
[0006]PUMP主体，包括多份电荷泵，用于产生所述PUMP电路的输出电压；
[0007]分压电路，用于对所述PUMP电路的输出电压进行分压；...
【技术保护点】
【技术特征摘要】
1.一种减少纹波的PUMP电路，其特征在于，包括：PUMP主体，包括多份电荷泵，用于产生所述PUMP电路的输出电压；分压电路，用于对所述PUMP电路的输出电压进行分压；比较电路，用于根据所述PUMP电路的输出电压的分压和参考电压的大小，产生输出电流；偏置电路，与所述比较电路相连，用于根据所述输出电流生成第二偏置电流，所述输出电流是所述第二偏置电流的若干倍；时钟控制电路，与所述偏置电路和所述PUMP电路相连，用于根据所述第二偏置电流产生控制所述PUMP主体工作的第一时钟信号，当第二偏置电流变小，则所述第一时钟信号的频率对应变慢，当第二偏置电流变大，则所述第一时钟信号的频率对应变快。2.根据权利要求1所述的减少纹波的PUMP电路，其特征在于，所述比较电路包括：第一P型MOSFET管，用于产生输入电流，所述第一P型MOSFET管的栅极连接漏极，所述第一P型MOSFET管的源极连接电源；第二P型MOSFET管，用于产生输出电流，所述第二P型MOSFET管的栅极连接漏极，所述第二P型MOSFET管的栅极作为所述比较电路的输出节点，连接所述偏置电路，所述第二P型MOSFET管的源极连接电源；第一N型MOSFET管，所述第一N型MOSFET管的栅极连接所述分压电路的输出端，用于接收所述PUMP电路的输出电压的分压，所述第一P型MOSFET管的漏极与所述第一N型MOSFET管的漏极相连；第二N型MOSFET管，所述第二N型MOSFET管的栅极连接一个参考电压源，用于接收所述参考电压，所述第二P型MOSFET管的漏极与所述第二N型MOSFET管的漏极相连；尾MOSFET管，所述尾MOSFET管的漏极与所述第一N型MOSFET管的漏极相连，所述尾MOSFET管的漏极与所述第二N型MOSFET管的漏极相连，所述尾MOSFET管的栅极连接一尾电源，所述尾MOSFET管的源极接地。3.根据权利要求2所述的减少纹波的PUMP电路，其特征在于，所述偏置电路包括：第三P型MOSFET管，用于根据所述输出电流生成第一偏置电流，所述输出电流是所述第一偏置电流的若干倍，所述第二P型MOSFET管的栅极与所述第三P型MOSFET管的栅极相连，所述第三P型MOSFET管的源极与电源相连；第四P型MOSFET管，所述第四P型MOSFET管的源极与电源相连，所述第四P型MOSFET管的栅极与自身的漏极相连，并作为所述偏置电路的第一输出节点为所述时钟控制电路提供所述第二偏置电流；第四N型MOSFET管，所述第四N型MOSFET管的漏极与所述第三P型MOSFET管的漏极相连，所述第四N型MOSFET管的栅极与自身的漏极相连，所述第四N型MOSFET管的源极接地；第五N型MOSFET管，用于根据所述第一偏置电流生成所述第二偏置电流，所述第二偏置电流是所述第一偏置电流的若干倍，所述第五N型MOSFET管的栅极与所述第四N型MOSFET管的栅极相连，所述第五N型MOSFET管的漏极与所述第四P型MOSFET管的漏极相连，所述第五N型MOSFET管的源极接地，所述第五N型MOSFET管的栅极作为所述偏置电路的第二输出节点为所述时钟控制电路提供所述第二偏置电流。4.根据权利要求3所述的减少纹波的PUMP电路，其特征在于，所述时钟控制电路包括...
【专利技术属性】
技术研发人员：查小芳，
申请(专利权)人：珠海博雅科技股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。