半导体结构及其形成方法技术

一种半导体结构及其形成方法，该半导体结构包含半导体基底以及埋置于半导体基底中的栅极结构。栅极结构包含栅极电极层、设置于栅极电极层之上的阻障层、以及设置于阻障层之上的半导体层。此半导体结构还包含位于半导体基底中且暴露出栅极结构的阻障层和半导体层的气隙。气隙。气隙。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本揭露有关于一种半导体结构，且特别是有关于动态随机存取存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当元件尺寸持续缩小时，许多挑战随之而生。例如，改善栅极引发漏极漏电流(gate induced drain leakage，GIDL)。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。

技术实现思路

[0003]本专利技术实施例提供半导体结构。此半导体结构包含半导体基底以及埋置于半导体基底中的栅极结构。栅极结构包含栅极电极层、设置于栅极电极层之上的阻障层、以及设置于阻障层之上的半导体层。此半导体结构还包含位于半导体基底中且暴露出栅极结构的阻障层和半导体层的气隙。
[0004]本专利技术实施例提供半导体结构的形成方法，此方法包含形成沟槽于半导体基底中、形成栅极衬层沿着沟槽的下部、以及填入栅极电极层于沟槽的下部且于栅极衬层之上。此方法还包含形成第一牺牲层沿着沟槽的上部的侧壁、以及形成阻障层沿着第一牺牲层的侧壁和栅极电极层的顶面。此方法还包含移除阻障层沿着第一牺牲层的侧壁的第一部分，从而留下阻障层沿着栅极电极层的顶面的第二部分。此方法还包含形成半导体层于栅极电极层的第二部分之上、移除第一牺牲层、以及形成盖层于半导体层之上。
附图说明
[0005]让本专利技术的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
[0006]图1A至图1O是根据本专利技术的一些实施例，显示形成半导体结构在不同阶段的剖面示意图。
[0007]图2是根据本专利技术的一些实施例，显示图1O的半导体结构的修改。
[0008]图3是根据本专利技术的一些实施例，显示半导体结构的平面示意图。
[0009]符号说明
[0010]100:半导体结构
[0011]101:隔离区
[0012]102:半导体基底
[0013]103:主动区
[0014]104:隔离结构
[0015]105:截断区
[0016]106:沟槽
[0017]106
’
:沟槽
[0018]107:间隙
[0019]108:栅极介电层
[0020]110:栅极衬层
[0021]112:栅极电极层
[0022]112A:顶面
[0023]112B:顶面
[0024]114:第一牺牲层
[0025]116:阻障层
[0026]118:填充层
[0027]120:第二牺牲层
[0028]122:半导体层
[0029]124:栅极结构
[0030]126:盖层
[0031]128:气隙
[0032]200:半导体结构
具体实施方式
[0033]以下参照本专利技术实施例的图式以更全面地阐述本揭露。然而，本揭露亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
[0034]图1A至图1O是根据本专利技术的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。图3是根据本专利技术的一些实施例，显示半导体结构的平面示意图，其中图1A至图1O是沿着图3中的剖面A
‑
A撷取。
[0035]图3显示半导体结构100。半导体结构100包含半导体基底102。半导体基底102包含主动区103、隔离区101、以及截断区(chop region)105。主动区103是沿着第一方向D1延伸的半导体区块，并且每一个主动区103被两个隔离区101以及两个截断区105所定义。隔离结构(未显示)形成于半导体基底102的隔离区101和截断区105中，从而围绕且电性隔离这些主动区103。
[0036]隔离区101沿着第一方向D1延伸，并且在第二方向D2上间隔排列，从而将半导体基底102划分出多个半导体长条(未显示)。第一方向D1是通道延伸方向，而第二方向D2是栅极延伸方向。第一方向D1与第二方向D2之间夹一锐角，其范围例如在约10度至约80度。截断区105(以虚线表示)对应于半导体长条设置，且将半导体长条截断成多个主动区103。在第二方向D2上，相邻的截断区105可以是错位或不重迭的。举例而言，在第二方向D2上，截断区105可以每多个半导体长条(例如，2至5个)的方式周期排列(例如重迭)。
[0037]半导体结构100还包含栅极结构124。栅极结构124埋入半导体基底102中且沿着第二方向D2延伸。每一个栅极结构124延伸交替地通过主动区103和隔离结构。两条栅极结构
124延伸通过单一主动区103，并且两条栅极结构124延伸通过此主动区103两侧的截断区105。为了图式明确，图3仅显示上述部件，半导体结构100的其余部件可见于图1A至图1O的剖面示意图，其沿着图3的A
‑
A剖面截取。
[0038]以下说明半导体结构的形成方法。请参考图1A，提供半导体基底102，并且形成隔离结构104于半导体基底102中。在一些实施例中，半导体基底102是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor
‑
on
‑
insulator，SOI)基底。
[0039]隔离结构104自半导体基底102的上表面向下延伸。隔离结构104配置以界定出半导体基底102的主动区103。在一些实施例中，隔离结构104由介电材料形成，例如，氮化硅(SiN)、氧化硅(SiO)、氮氧化硅(SiON)、及/或前述的组合。
[0040]隔离结构104的形成可包含使用一或多道刻蚀工艺形成对应于图3的隔离区101和截断区105的沟槽，接着使用化学汽相沉积(chemical vapor deposition，CVD)及/或原子层沉积(atomic layer deposition，ALD)沉积用于隔离结构104的介电材料。之后，对半导体结构100进行平坦化工艺，例如回刻蚀工艺及/或化学机械抛光(chemical mechanical polishing)。
[0041]对半导体结构100进行图案化工艺，以形成沟槽106于半导体基底102中，如图1B所示。沟槽106延伸通过隔离结构104以及半导体基底102的主动区。图1B仅显示沟槽106位于隔离结构104中的部分，沟槽106也包含位于半导体基底102的主动区103中的其他部分。
[0042]图案化工艺可以包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：一半导体基底；以及一栅极结构，埋置于该半导体基底中且包括：一栅极电极层；一阻障层，设置于该栅极电极层之上；以及一半导体层，设置于该阻障层之上；以及一气隙，位于该半导体基底中且暴露出该栅极结构的该阻障层和该半导体层。2.如权利要求1所述的半导体结构，其特征在于，更包括：一盖层，设置于该栅极结构之上且密封该气隙。3.如权利要求1所述的半导体结构，其特征在于，该半导体层的侧壁与该阻障层的侧壁对齐，且该阻障层的宽度小于该栅极电极层的宽度。4.如权利要求1所述的半导体结构，其特征在于，该栅极结构更包括：一栅极衬层，其中该栅极电极层嵌套于该栅极衬层内，且该栅极衬层的顶面高于与该栅极电极层的顶面。5.如权利要求1所述的半导体结构，其特征在于，更包括：一隔离结构，设置于该半导体基底中，其中该栅极结构至少部分埋置于该隔离结构中。6.如权利要求5所述的半导体结构，其特征在于，该栅极结构更包括：一栅极介电层，内衬于该隔离结构上，其中该气隙暴露出该栅极介电层的一部分。7.如权利要求1所述的半导体结构，其特征在于，该半导体层由多晶硅形成，且该阻障层由氮化钛形成。8.如权利要求1所述的半导体结构，其特征在于，该阻障层具有U形轮廓。9.一种半导体结构的形成方法，其特征在于，包括：形成一沟槽于一半导体基底中；形成一栅极衬层沿着该沟槽的一下部；填入一栅极电极层于该沟槽的该下部且于该栅极衬层之上；形成一第一牺牲层沿着该沟槽的一上部的侧壁；形...

【专利技术属性】
技术研发人员：林昶鸿，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：