【技术实现步骤摘要】
多层式芯片内建电感结构
[0001]本专利技术涉及一种半导体结构，特别涉及一种具有T型线圈(T
‑
coil)式多层式芯片内建电感(on
‑
chip inductor)结构。
技术介绍
[0002]许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了无源元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体制作工艺技术而形成芯片内建部件，例如，T型线圈(T
‑
coil)式芯片内建电感元件。T型线圈式的芯片内建电感元件具有两个电感结构且一分支结构耦合于两个电感结构的绕线之间，使芯片内建电感元件成为具有两个输入/输出端口与一中心抽头(center tap)的三端装置(例如，T型线圈装置)。
[0003]在通信系统的快速发展下，系统芯片通常具有射频电路及数字或基频电路。由于射频电路在系统芯片的设计准则中，射频电路包括厚线路层而具有较高制造成本，因此整个芯片...
【技术保护点】
【技术特征摘要】
1.一种多层式芯片内建电感结构，包括：第一绕线部，设置于金属层间介电层内，包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层以及位于该第二半圈型堆叠层外侧的第一输入/输出导电部；第二绕线部，设置于该金属层间介电层内，包括依对称轴分别与该第一半圈型堆叠层及该第二半圈型堆叠层对称排列的第三半圈型堆叠层及第四半圈型堆叠层以及位于该第四半圈型堆叠层外侧的第二输入/输出导电部；以及导电分支层，设置于该金属层间介电层上方的绝缘重布线层内，且电性耦接至该第一半圈型堆叠层及该第三半圈型堆叠层；其中该第一半圈型堆叠层、该第二半圈型堆叠层、该第一输入/输出导电部、该第三半圈型堆叠层、该第四半圈型堆叠层及该第二输入/输出导电部各自包括：顶层走线层；以及次顶层走线层，垂直堆叠于该顶层走线层下方，且与之电性耦接。2.如权利要求1所述的多层式芯片内建电感结构，还包括：多个导电插塞，位于该顶层走线层与该次顶层走线层之间，使该顶层走线层电性耦接至该次顶层走线层。3.如权利要求1所述的多层式芯片内建电感结构，其中该顶层走线层的线宽实质上相同于该次顶层走线层的线宽。4.如权利要求1所述的多层式芯片内建电感结构，其中该顶层走线层的厚度实质上相同于该次顶层走线层的厚度。5.如权利要求1所述的多层式芯片内建电感结构，其中该导电分支层的厚度大于该顶层走线层的厚度及该次顶层走线层的厚度。6.如权利要求1所述的多层式芯片内建电感结构，还包括：第一连接层对，设置于该第一绕线部与该第二绕线部之间，包括：上跨接层，连接该第一半圈型堆叠层的该顶层走线层与该第四半圈型堆叠层的该顶层走线层；以及下跨接层，连接该第二半圈型堆叠层的该次顶层走线层与该第三半圈型堆叠层的该次顶层走线层。7.如权利要求1所述的多层式芯片内建电感结构，其中该第一绕线部还包括第五半圈型堆叠层位于该第二半圈型堆叠层与该第一输入/输出导电部之间，且该第二绕线部还包括第六半圈型堆叠层位于该第四半圈型堆叠层与该第二输入/输出导电部之间，且其中该第五半圈型堆叠层及该第六半圈型堆叠层各自还包括该顶层走线层及该次顶层走线层。8.如权利要求7所述的多层式芯片内建电感结构，还包括：第二连接层对，设置于该第一绕线部与该第二绕线部之间，包括：上跨接层，连接该第五半圈型堆叠层的该顶层走线层与该第四半圈型堆叠层的该顶层走线层；以及下跨接层，连接该第二半圈型堆叠层的该次顶层走线层与该第六半圈型堆叠层的该次顶层走线层；以及第三连接层对，设置于该第一绕线部与该第二绕线部之间，包括：上跨接层，连接该第一输入/输出导电部的该顶层走线层与该第六半圈型堆叠层的该
顶层走线层；以及下跨接层，连接该第五半圈型堆叠层的该次顶层走线层与该第二输入/输出导电部的该次顶层走线层。9.如权利要求1所述的多层式芯片内建电感结构，其中该顶层走线层及次顶层走线层由同一金属材料形成。10.如权利要求9所述的多层式芯片内建电感结构，其中该导电分支层与该顶层走线层由不同的金属材料形成。11.一种多层式芯片内建电感结构，包括：第一绕线部，包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层以...
【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威锋电子股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。