一种提高掺杂氧化铪薄膜铁电器件性能的方法技术

本发明专利技术涉及一种提高掺杂氧化铪薄膜铁电器件性能的方法。一种提高掺杂氧化铪薄膜铁电器件性能的方法，包括下列步骤：在半导体衬底上生长底电极；在所述底电极上生长掺杂氧化铪薄膜；在掺杂氧化铪薄膜表面先利用ALD法生长一层氮化钛；然后利用PVD法生长剩余氮化钛，形成上电极。本发明专利技术能够优化掺杂氧化铪薄膜的上表面，从而实现增大基于掺杂氧化铪薄膜铁电器件的剩余极化强度和电压耐受性。件的剩余极化强度和电压耐受性。件的剩余极化强度和电压耐受性。

【技术实现步骤摘要】
一种提高掺杂氧化铪薄膜铁电器件性能的方法


[0001]本专利技术涉及半导体生产工艺领域，特别涉及一种提高掺杂氧化铪薄膜铁电器件性能的方法。

技术介绍

[0002]氧化铪是集成电路CMOS工艺常用的高K氧化物，而近年来发现掺杂氧化铪在特定条件下还具有铁电性，因此被广泛应用于铁电存储器件的研究。在电极
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铁电层
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电极(MFM)这种结构中，氮化钛(TiN)是常用的电极材料。制备与掺杂氧化铪薄膜相接触的TiN上电极常用的方法是PVD。但利用PVD生长TiN上电极时，会因为溅射时粒子轰击效应使得掺杂氧化铪薄膜上表面产生很多缺陷，这些缺陷会严重影响铁电器件的性能，如会出现印记(Imprint)或电压耐受性差等问题。
[0003]因此，为了能优化基于掺杂氧化铪薄膜铁电器件的性能，氧化铪上表面的性质非常重要，如何在制备过程中形成优异的掺杂氧化铪薄膜上表面是亟待解决的问题。

技术实现思路

[0004]本专利技术的主要目的在于提供一种提高掺杂氧化铪薄膜铁电器件性能的方法，该方法能够优化掺杂氧化铪薄膜的上表面，从而实现增大基于掺杂氧化铪薄膜铁电器件的剩余极化强度和电压耐受性。
[0005]为了实现以上目的，本专利技术提供了以下技术方案。
[0006]一种提高掺杂氧化铪薄膜铁电器件性能的方法，包括下列步骤：
[0007]在半导体衬底上生长底电极；
[0008]在所述底电极上生长掺杂氧化铪薄膜；
[0009]在掺杂氧化铪薄膜表面先利用ALD法生长第一层氮化钛；
[0010]利用PVD法在第一层氮化钛表面继续生长第二层氮化钛，形成上电极。
[0011]与现有技术相比，本专利技术达到了以下技术效果：先采用ALD法生长与掺杂氧化铪薄膜相接触的氮化钛，从而使得掺杂氧化铪薄膜的上表面得到优化，然后采用PVD法生长剩余氮化钛，以此避免了溅射时粒子轰击效应对掺杂氧化铪薄膜的损伤，从而最终提高了基于掺杂氧化铪薄膜铁电器件的性能。
附图说明
[0012]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。
[0013]图1为本专利技术提供的提高掺杂氧化铪薄膜铁电器件性能的方法流程图；
[0014]图2为本专利技术提供的电极—铁电层—电解结构示意图。
具体实施方式
[0015]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0016]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0017]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0018]如
技术介绍
所述，溅射时粒子轰击效应使得掺杂氧化铪薄膜上表面产生很多缺陷，为避免该问题，本专利技术提供了一种分步生长上电极的方法，具体如下。
[0019]如图1所示的流程，首先在半导体衬底上生长底电极。其中，半导体衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon
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on
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insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等；或者是已经形成其他结构的半导体衬底。根据需要半导体衬底可以是N掺杂或P型掺杂的衬底。生长的底电极可以是典型的TiN，生长方法不限，优选典型的PVD法。
[0020]底电极的厚度以及任选图形化根据产品设计而定，通常采用PVD法生长时的条件为：离子束能量为750～850eV，电流值为40
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50mA，更优选离子束能量为800eV，电流值为46mA。底电极厚度可以是典型的30nm或者根据要求调整的任意尺寸。
[0021]然后在底电极上生长掺杂氧化铪薄膜。其中，掺杂的类型及浓度根据器件要求而定，包括但不限于硅、铝、锆、钇等，本专利技术优选掺杂锆，掺杂浓度优选与铪等摩尔。生长的方法不限，本专利技术优选ALD法，生长条件优选为：260～300℃，前驱体分别为Hf[N(C2H5)CH3]4和Zr[N(C2H5)CH3]4，氧源为H2O；更优选的生长条件为：260℃，前驱体分别为Hf[N(C2H5)CH3]4和Zr[N(C2H5)CH3]4，氧源为H2O。
[0022]掺杂氧化铪薄膜厚度可以任意设定，例如典型的9nm。
[0023]接下来在掺杂氧化铪薄膜表面先利用ALD法生长第一层氮化钛，与掺杂氧化铪薄膜同腔室原位生长，即不破坏腔体真空环境下生长，优选的生长条件是：温度为300～400℃，更优选350℃。前驱体优选氯化钛，反应气体优选为氨气NH3。这一步生产的氮化钛不需要太厚，主要作为缓冲保护层，以避免后续溅射对掺杂氧化铪薄膜的损伤。
[0024]之后利用PVD法生长第二层氮化钛，即剩余氮化钛，形成上电极。这一步的溅射优选采用与第一步相同的条件，即离子束能量为750～850eV，更优选800eV，电流值为40
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50mA，更优选46mA。溅射的时间可以控制在30分钟，以形成30nm的典型厚度。
[0025]最后在惰性气氛中(例如N2)快速退火，优选于500～550℃下快速热退火20s～30s。
[0026]通过以上步骤完成电极
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铁电层
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电极(MFM)结构的制作，如图1所示，包括在衬底
上由下至少依次堆叠的、底电极101、掺杂氧化铪薄膜201、ALD法生长的氮化钛层301、PVD法生长的氮化钛层401，由于在掺杂氧化铪薄膜201和PVD法生长的氮化钛层401之间增加了ALD法生长的氮化钛层301，因此器件的电性能得到显著优化。
[0027]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
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【技术保护点】

【技术特征摘要】
1.一种提高掺杂氧化铪薄膜铁电器件性能的方法，其特征在于，包括下列步骤：在半导体衬底上生长底电极；在所述底电极上生长掺杂氧化铪薄膜；在掺杂氧化铪薄膜表面先利用ALD法生长第一层氮化钛；利用PVD法在第一层氮化钛表面继续生长第二层氮化钛，形成上电极。2.根据权利要求1所述的方法，其特征在于，ALD法生长氮化钛的温度为300～400℃。3.根据权利要求2所述的方法，其特征在于，ALD法生长氮化钛的温度为350℃。4.根据权利要求2所述的方法，其特征在于，ALD法生长氮化钛采用氯化钛作为前驱体，反应气体为氨气。5.根据权利要求1所述的方法，其特征在于，PVD法生长剩余氮化钛的条件为：离子束能量为750～850eV，电流值为40
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50mA。6.根...

【专利技术属性】
技术研发人员：罗庆，王博平，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：