半导体器件结构和滤波器制造技术

本发明专利技术实施例提供了一种半导体器件结构和滤波器，其中所述半导体器件结构包括：第一衬底，所述第一衬底上形成有至少一个半导体器件；第二衬底，与所述第一衬底键合连接，所述第一衬底与所述第二衬底之间形成有空腔，所述第二衬底朝向所述第一衬底的一侧形成有至少一层第一电感层，每层所述第一电感层中形成有至少一个第一电感器，并且所述第一电感器形成在所述空腔内或所述第二衬底上，所述半导体器件与所述第一电感器电连接。与所述第一电感器电连接。与所述第一电感器电连接。

【技术实现步骤摘要】
半导体器件结构和滤波器


[0001]本专利技术涉及半导体制造
，具体涉及一种半导体器件结构和滤波器。

技术介绍

[0002]诸如滤波器等各种电路中均需要采用电感器，一种常见的滤波器如图1所示，在每条并联谐振支路中，每个并联谐振器1A至1D均需要连接电感器2A至2D后接地，以提高滤波性能。
[0003]目前电感器通常在印制电路板中实现，如图2所示，例如可以在印制电路板3中制备电感器，在衬底4A和4B中制备谐振器，衬底4A和4B与印制电路板3电连接，印制电路板3可以包括多层，图2中示出了4层印制电路板层M1至M4，可以在印制电路板层M1至M4中形成电感器。然而，大量的电感器需要占用多层印制电路板的空间，从而使得封装尺寸加大。

技术实现思路

[0004]有鉴于此，本专利技术实施例提供了一种半导体器件结构和滤波器，以解决现有技术中半导体器件结构封装尺寸大的问题。
[0005]根据第一方面，本专利技术实施例提供了一种半导体器件结构，包括：第一衬底，所述第一衬底上形成有至少一个半导体器件；第二衬底，与所述第一衬底键合连接，所述第一衬底与所述第二衬底之间形成有空腔，所述第二衬底朝向所述第一衬底的一侧形成有至少一层第一电感层，每层所述第一电感层中形成有至少一个第一电感器，并且所述第一电感器形成在所述空腔内或所述第二衬底上，所述半导体器件与所述第一电感器电连接。
[0006]可选地，所述第一衬底朝向所述第二衬底的一侧形成有凹陷部，所述半导体器件形成在所述凹陷部内或所述第一衬底上；和/或所述第二衬底朝向所述第一衬底的一侧形成有凹陷部，所述第一电感层形成在所述凹陷部内或所述第二衬底上；和/或所述第一衬底与所述第二衬底之间的键合层使得所述第一衬底与所述第二衬底之间形成所述空腔。
[0007]可选地，所述第二衬底内掺杂有金属元素。
[0008]可选地，所述第二衬底内形成有至少一个导电通孔，所述导电通孔的一端与所述第一电感器电连接，所述导电通孔的另一端与外部电连接。
[0009]可选地，所述第一电感器为螺旋状导电线圈。
[0010]可选地，所述半导体器件结构还包括：至少一个第三衬底，最靠近所述第二衬底的第三衬底与所述第二衬底键合连接，且各个相邻的第三衬底之间键合连接，各个相邻的第三衬底之间以及最靠近所述第二衬底的第三衬底与所述第二衬底之间均形成有至少一层第二电感层，每层所述第二电感层中形成有至少一个第二电感器，并且最靠近所述第二衬底的第三衬底与所述第二衬底之间的第二电感器与所述第一电感器或者所述半导体器件电连接。
[0011]可选地，各个所述第三衬底内均形成有至少一个导电通孔，相邻的第三衬底之间的第二电感器的两端分别与相邻的第三衬底内的导电通孔电连接；或者最靠近所述第二衬
底的第三衬底与所述第二衬底之间的第二电感器的一端与所述第二衬底内的导电通孔电连接，另一端与最靠近所述第二衬底的第三衬底内的导电通孔电连接；或者最远离所述第二衬底的第三衬底内的导电通孔的一端与内侧的第二电感器电连接，另一端与外部电连接。
[0012]可选地，所述第二电感器为螺旋状导电线圈。
[0013]可选地，至少一个所述第三衬底内掺杂有金属元素。
[0014]可选地，所述外部为印制电路板。
[0015]可选地，所述半导体器件为谐振器。
[0016]根据第二方面，本专利技术实施例提供了一种滤波器，包括上述第一方面中任一项所述的半导体器件结构。
[0017]根据本专利技术实施例的半导体器件结构和滤波器，通过在第一衬底与第二衬底之间的空腔内形成电感器或是在第二衬底上形成电感器，而无需在印制电路板上形成电感器，从而可以减少印制电路板的层数，进而减小封装尺寸。
[0018]进一步地，根据本专利技术实施例的半导体器件结构通过在第一衬底和/或第二衬底上形成凹陷部，从而可以在凹陷部所形成的空腔内形成电感器，可以进一步减小封装尺寸。
附图说明
[0019]通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：
[0020]图1示出了滤波器的电路结构示意图；
[0021]图2示出了现有技术中实现电感器的电路结构示意图；
[0022]图3示出了根据本专利技术实施例的半导体器件结构的示意图；
[0023]图4示出了根据本专利技术实施例的半导体器件结构中电感器的俯视示意图；
[0024]图5示出了根据本专利技术另一实施例的半导体器件结构的示意图；
[0025]图6示出了根据本专利技术又一实施例的半导体器件结构的一种可选实施方式的示意图；
[0026]图7示出了根据本专利技术又一实施例的半导体器件结构的另一种可选实施方式的示意图；
[0027]图8示出了根据本专利技术再一实施例的半导体器件结构的示意图。
具体实施方式
[0028]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0029]图3示出了根据本专利技术实施例的半导体器件结构，该半导体器件结构可以包括第一衬底11和第二衬底12，其中第一衬底11上形成有半导体器件14，本领域技术人员应当理解，第一衬底11上可以形成多个半导体器件14，多个半导体器件14可以是相同的半导体器件，也可以是不同的半导体器件。在本专利技术实施例的半导体器件结构中，第一衬底11和第二
衬底12之间通过键合层13键合连接，例如可以通过金
‑
金键合工艺，从而第一衬底11与第二衬底12之间形成有空腔。在图3的示例中，第二衬底12朝向第一衬底11的一侧形成凹陷部，从而在第一衬底11与第二衬底12之间形成空腔，此时第二衬底12上形成的第一电感层15形成在该凹陷部内或是形成在第二衬底12上。本领域技术人员应当理解，本专利技术并不限于此，在一种可选实施方式中，可以在第一衬底11朝向第二衬底12的一侧形成有凹陷部，从而在第一衬底11与第二衬底12之间形成空腔，此时半导体器件14形成在该凹陷部内或是第一衬底11上；在另一种可选实施方式中，可以在第一衬底11和第二衬底12的相对侧均形成凹陷部，从而在第一衬底11与第二衬底12之间形成空腔；在又一种可选实施方式中，无需在第一衬底11和第二衬底12上形成凹陷部，通过设置足够高度的键合层13，也可以在第一衬底11与第二衬底12之间形成足够高度的空腔，以容纳第一衬底11和第二衬底12的相对侧上所形成的器件。
[0030]继续如图3所示，第二衬底12朝向第一衬底11的一侧形成有第一电感层15，在图3的示例中仅示出了一层第一电感层15，第一电感层15中形成有第一电感器，本领域技术人员应当理解，当需要更多电感器时，也可以形成多层第一电感层15，每层第一电感层15中均本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：第一衬底，所述第一衬底上形成有至少一个半导体器件；第二衬底，与所述第一衬底键合连接，所述第一衬底与所述第二衬底之间形成有空腔，所述第二衬底朝向所述第一衬底的一侧形成有至少一层第一电感层，每层所述第一电感层中形成有至少一个第一电感器，并且所述第一电感器形成在所述空腔内或所述第二衬底上，所述半导体器件与所述第一电感器电连接。2.根据权利要求1所述的半导体器件结构，其特征在于，所述第一衬底朝向所述第二衬底的一侧形成有凹陷部，所述半导体器件形成在所述凹陷部内或所述第一衬底上；和/或所述第二衬底朝向所述第一衬底的一侧形成有凹陷部，所述第一电感层形成在所述凹陷部内或所述第二衬底上；和/或所述第一衬底与所述第二衬底之间的键合层使得所述第一衬底与所述第二衬底之间形成所述空腔。3.根据权利要求1所述的半导体器件结构，其特征在于，所述第二衬底内掺杂有金属元素。4.根据权利要求1所述的半导体器件结构，其特征在于，所述第二衬底内形成有至少一个导电通孔，所述导电通孔的一端与所述第一电感器电连接，所述导电通孔的另一端与外部电连接。5.根据权利要求1所述的半导体器件结构，其特征在于，所述第一电感器为螺旋状导电线圈。6.根据权利要求1
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5中任一项所述的半导体器件结构，其特征在于，还包括：至少一个第三衬底，最靠近所述第二衬底的第三衬底与所述第二衬底键合连接，且各...

【专利技术属性】
技术研发人员：丁焱昆，赖志国，杨清华，
申请(专利权)人：苏州汉天下电子有限公司，
类型：发明
国别省市：