【技术实现步骤摘要】
本专利技术涉及一种电子电路，且特别涉及集成电路中的输入级电路。
技术介绍
1、静电无所不在。当元件遇上了超过所能负荷的电压或电流时，元件很容易就烧毁。一般而言，集成电路的焊垫(或连接垫)具有静电放电(electrostatic discharge，esd)防护电路。当焊垫发生esd事件时，位于焊垫的esd防护电路可以适时地将esd电流导引至参考电压轨线(reference voltage rail)，以避免esd电压或电流损坏核心电路，例如输入级(input stage)电路。一般而言，集成电路的基底(substrate)会被电性连接至参考电压轨线。当发生esd事件时，集成电路的基底往往是esd电流的传输路径之一。
2、传统输入级电路具有由两个n型金属氧化物半导体(n-type metal-oxide-semiconductor，nmos)晶体管所组成的差动对(differential pair)。在先进的制程工艺(例如28nm制程工艺)下，因为晶体管的栅极间隙变得越来越薄，致使传统输入级电路的esd耐受性(tolerance)越来越弱。亦即，传统输入级电路的esd耐受性通常是整个集成电路的最弱点。为了提升传统输入级电路的esd耐受性，通常在输入级电路的输入端与信号焊垫之间的信号路径中增加额外的esd保护电阻或是其他额外的二级esd保护电路(secondaryesd protection circuits)。然而，额外的二级esd保护电路会降低集成电路的信号输入效能。因此，传统输入级电路的电路设计将陷入“esd耐受性
3、须注意的是，“现有技术”段落的内容是用来帮助了解本专利技术。在“现有技术”段落所公开的部分内容(或全部内容)可能不是本领域技术人员所知道的已知技术。在“现有技术”段落所公开的内容，不代表该内容在本专利技术申请前已被本领域技术人员所知悉。
技术实现思路
1、本专利技术提供一种集成电路，以在不损及正常操作效能的前提下，提升输入级电路的静电放电(electrostatic discharge，esd)耐受性。
2、在本专利技术的一实施例中，上述的集成电路包括信号连接垫、静电放电防护电路以及输入级(input stage)电路。静电放电防护电路耦接至信号连接垫。输入级电路的第一输入端耦接至静电放电防护电路。输入级电路包括负载电路、电流源电路、第一输入晶体管以及阻抗电路。第一输入晶体管的控制端耦接至静电放电防护电路。第一输入晶体管的第一端耦接至负载电路。第一输入晶体管的第二端耦接至电流源电路。阻抗电路的第一端耦接至第一输入晶体管的基体(body)。阻抗电路的第二端耦接至第一电压。
3、基于上述，本专利技术诸实施例所述阻抗电路被耦接在第一输入晶体管的基体与第一电压之间。在一些实施例中，阻抗电路的是通过集成电路的基底(substrate)耦接至所述第一电压(例如参考电压vss)。在集成电路的正常操作中，阻抗电路可以隔离基底噪声。在发生esd事件时，阻抗电路可以防止基底的esd电荷进入第一输入晶体管的基体。因此在不损及正常操作效能的前提下，输入级电路的esd耐受性可以被有效提升。
4、为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
本文档来自技高网...【技术保护点】
1.一种集成电路，包括：
2.如权利要求1所述的集成电路，其中该输入级电路还包括：
3.如权利要求1所述的集成电路，其中该第一输入晶体管为N型晶体管，以及该阻抗电路的该第二端耦接至该集成电路的基底，该集成电路的该基底耦接至该第一电压，以及该第一电压为参考电压VSS。
4.如权利要求1所述的集成电路，其中该第一输入晶体管被配置在该集成电路的第一型井中，该第一型井被配置在该集成电路的第二型深井中，该第二型深井被配置在该集成电路的基底中，该基底为第一型基底，以及该第二型深井将该第一输入晶体管的该基体隔离于该集成电路的该基底。
5.如权利要求4所述的集成电路，其中该第一型井为P型井，该第二型深井为N型深井，该基底为P型基底，以及该P型基底耦接至参考电压VSS。
6.如权利要求1所述的集成电路，其中该负载电路包括：
7.如权利要求1所述的集成电路，其中该电流源电路包括：
8.如权利要求1所述的集成电路，其中该阻抗电路包括：
9.如权利要求1所述的集成电路，其中该阻抗电路包括：
10.
11.如权利要求10所述的集成电路，其中该第一电力轨线用以传输系统电压VDD，以及该第二电力轨线用以传输参考电压VSS。
12.如权利要求10所述的集成电路，其中该静电放电防护电路还包括：
13.如权利要求10所述的集成电路，其中该静电放电防护电路还包括：
14.如权利要求13所述的集成电路，其中该第一二极管的阴极耦接至该信号连接垫，该第一二极管的阳极耦接至该第二电力轨线，该二极管串的阳极耦接至该信号连接垫，以及该二极管串的阴极耦接至该第二电力轨线。
15.如权利要求1所述的集成电路，还包括：
16.如权利要求1所述的集成电路，还包括：
17.如权利要求16所述的集成电路，其中该静电放电加强防护电路包括：
...【技术特征摘要】
1.一种集成电路，包括：
2.如权利要求1所述的集成电路，其中该输入级电路还包括：
3.如权利要求1所述的集成电路，其中该第一输入晶体管为n型晶体管，以及该阻抗电路的该第二端耦接至该集成电路的基底，该集成电路的该基底耦接至该第一电压，以及该第一电压为参考电压vss。
4.如权利要求1所述的集成电路，其中该第一输入晶体管被配置在该集成电路的第一型井中，该第一型井被配置在该集成电路的第二型深井中，该第二型深井被配置在该集成电路的基底中，该基底为第一型基底，以及该第二型深井将该第一输入晶体管的该基体隔离于该集成电路的该基底。
5.如权利要求4所述的集成电路，其中该第一型井为p型井，该第二型深井为n型深井，该基底为p型基底，以及该p型基底耦接至参考电压vss。
6.如权利要求1所述的集成电路，其中该负载电路包括：
7.如权利要求1所述的集成电路，其中该电流源电路包括：
8.如权利要求1所...
【专利技术属性】
技术研发人员：王维宇，魏郁忠，
申请(专利权)人：威锋电子股份有限公司，
类型：发明
国别省市：
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