半导体外延结构及其制备方法、半导体器件技术

本申请涉及一种半导体外延结构及其制备方法、半导体器件，所述方法包括衬底以及外延多层结构，所述外延多层结构包括成核层，所述成核层形成于所述衬底上；其中，所述成核层内掺杂有铁和硅。本申请通过在外延多层结构中设置成核层，利用形成于衬底上的成核层来有效缓解外延层与基底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本；并通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。器件的性能及可靠性。器件的性能及可靠性。

【技术实现步骤摘要】
半导体外延结构及其制备方法、半导体器件


[0001]本专利技术及半导体
，特别是涉及一种半导体外延结构及其制备方法、半导体器件。

技术介绍

[0002]半导体材料氮化镓(GaN)由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高及导热性能好等优点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此GaN基电子器件具有很好的应用前景。
[0003]目前制造GaN基光电器件与功率器件，主要使用碳化硅、蓝宝石或硅作为基底。但由于GaN外延层与基底存在热失配和晶格失配，在外延生长过程中引起的热失配应力以及晶格失配应变会使得外延片发生形变，从而使得外延层均匀性下降，外延产品良率下降，器件的性能和可靠性降低且成本提高。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的技术问题，提供一种半导体外延结构及其制备方法、半导体器件，能够有效缓解晶格失配带来的晶格失配应变，并且改善外延层晶体质量，提高外延产品良率、器件性能及可靠性的同时降低产品的成本。
[0005]为实现上述目的及其他目的，本申请的第一方面提供了一种半导体外延结构，包括：
[0006]衬底；以及
[0007]外延多层结构，包括成核层，所述成核层形成于所述衬底上；
[0008]其中，所述成核层内掺杂有铁和硅。
[0009]于上述实施例中的半导体外延结构中，通过在外延多层结构中设置成核层，利用形成于衬底上的成核层来有效缓解外延层与基底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。并且，通过在成核层内掺杂铁，来形成更浅的能级来优先捕获电子，并更快地释放电子，以提高形成器件的性能；以及在成核层中掺杂铁的同时在成核层中掺杂硅，来提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，从而减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。
[0010]在其中一个实施例中，所述成核层内铁的掺杂浓度大于或等于所述成核层内硅的掺杂浓度。
[0011]在其中一个实施例中，所述成核层中铁的掺杂浓度为1e16cm
‑3‑
1e19cm
‑3，及/或所述成核层中硅的掺杂浓度为1e16cm
‑3‑
1e19cm
‑3。
[0012]在其中一个实施例中，所述外延多层结构还包括沟道层，所述沟道层位于所述成
核层远离所述衬底的一侧；
[0013]所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关；以及
[0014]所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关；
[0015]其中，所述间距为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
[0016]在其中一个实施例中，所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距之间的关系表达式为：
[0017]p＝
‑
5e14x+1.25e18；
[0018]其中，p为所述成核层中铁的初始掺杂浓度，x为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
[0019]在其中一个实施例中，所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距之间的关系表达式为：
[0020]n＝
‑
2.6e14x+5.3e17；
[0021]其中，n为所述成核层中硅的初始掺杂浓度，x为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
[0022]在其中一个实施例中，所述成核层内铁的掺杂浓度为以所述铁的初始掺杂浓度为基准沿所述成核层的厚度方向恒定、渐变或脉冲式变化中的至少一种；及/或
[0023]所述成核层内硅的掺杂浓度为以所述硅的初始掺杂浓度为基准沿所述成核层的厚度方向恒定、渐变或脉冲式变化中的至少一种。
[0024]本申请的第二方面提供了一种半导体器件，采用任一本申请实施例中所述的半导体外延结构制成。由于本申请提供的半导体外延结构具备外延均匀性好、外延层晶体质量高及成本低等优点，因此可以在提高采用本申请提供的半导体外延结构制成的半导体器件的质量、良品率的同时，降低生产成本。由于本申请提供的半导体外延结构在成核层内掺杂有铁，掺杂的铁形成更浅的能级来优先捕获电子，并更快地释放电子，能够提高形成器件的性能；本申请提供的半导体外延结构在成核层中掺杂铁的同时在成核层中掺杂硅，掺杂的硅提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，能够减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；本申请提供的半导体外延结构通过在成核层内控制硅和铁的适量掺杂，能够有效地减小采用本申请提供的半导体外延结构制成的半导体器件的电流崩塌，增加器件的性能及可靠性。
[0025]本申请的第三方面提供了一种半导体外延结构制备方法，包括：
[0026]提供衬底；
[0027]于所述衬底上形成外延多层结构，所述外延多层结构包括形成于所述衬底上的成核层，其中，所述成核层内掺杂有铁和硅。
[0028]在其中一个实施例中，所述于所述衬底上形成外延多层结构的步骤包括：
[0029]于所述衬底的一侧形成成核层；
[0030]于所述成核层远离所述衬底的一侧形成沟道层；
[0031]其中，在成核层生长过程中，控制所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关，同时控制所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关，所述间距为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
[0032]于上述实施例中的半导体外延结构制备方法中，通过在外延多层结构中设置成核层，利用形成于衬底上的成核层来有效缓解外延层与基底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。并且，通过在成核层内掺杂铁，来形成更浅的能级来优先捕获电子，并更快地释放电子，以提高形成器件的性能；以及在成核层中掺杂铁的同时在成核层中掺杂硅，来提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，从而减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。
附图说明
[0033]为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体外延结构，其特征在于，包括：衬底；以及外延多层结构，包括成核层，所述成核层形成于所述衬底上；其中，所述成核层内掺杂有铁和硅。2.根据权利要求1所述的半导体外延结构，其特征在于，所述成核层内铁的掺杂浓度大于或等于所述成核层内硅的掺杂浓度。3.根据权利要求1所述的半导体外延结构，其特征在于，所述成核层中铁的掺杂浓度为1e16cm
‑3‑
1e19cm
‑3，及/或所述成核层中硅的掺杂浓度为1e16cm
‑3‑
1e19cm
‑3。4.根据权利要求1
‑
3任一项所述的半导体外延结构，其特征在于，所述外延多层结构还包括沟道层，所述沟道层位于所述成核层远离所述衬底的一侧；所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关；以及所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关；其中，所述间距为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。5.根据权利要求4所述的半导体外延结构，其特征在于，所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距之间的关系表达式为：p＝
‑
5e14x+1.25e18；其中，p为所述成核层中铁的初始掺杂浓度，x为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。6.根据权利要求4所述的半导体外延结构，其特征在于，所述...

【专利技术属性】
技术研发人员：张晖，李仕强，钱洪途，
申请(专利权)人：苏州能讯高能半导体有限公司，
类型：发明
国别省市：