集成电路存储器装置和静态随机存取存储器装置制造方法及图纸

提供了集成电路存储器装置和静态随机存取存储器装置。集成电路存储器装置包括静态随机存取存储器(SRAM)单元和电耦接到所述SRAM单元的电荷存储电路。提供了电耦接到所述电荷存储电路的开关控制器。所述开关控制器和所述电荷存储电路被共同配置为通过以下方式循环与电耦接到所述SRAM单元的位线相关联的电荷来节省功率：(i)一旦SRAM单元写入操作开始，就从所述位线向电耦接到所述SRAM单元内的一对NMOS下拉晶体管的源极端子的电荷存储节点传输电荷，然后(ii)一旦所述SRAM单元写入操作完成，就使至少一部分电荷返回所述位线。就使至少一部分电荷返回所述位线。就使至少一部分电荷返回所述位线。

【技术实现步骤摘要】
集成电路存储器装置和静态随机存取存储器装置
[0001]优先申请的引用
[0002]本申请要求于2020年10月27日提交的韩国专利申请No.10
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2020
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0140697的优先权，其公开内容通过引用并入本文。


[0003]本专利技术构思涉及集成电路存储装置，并且更具体地涉及静态随机存取存储器(SRAM)装置和SRAM装置的运行方法。

技术介绍

[0004]由于半导体工艺的高度集成和发展的需求，集成电路(IC)中包括的布线(wiring line)的宽度、间隔和/或高度会减小并且布线的寄生元件会增加。另外，IC的电源电压可能会被降低以降低功耗，并且运行速度可能会被提高，这样，布线的寄生元件对IC的影响可能会增加。尽管存在寄生元件，但通过各种半导体工艺制造的存储器件需要根据各种应用的要求稳定地提供高性能。降低能耗也很重要，降低能耗的最有效方法之一是降低供应给片上系统(SoC)架构的电压。

技术实现思路

[0005]本专利技术构思涉及一种减少在管理数据传输和存储的操作期间的能耗的高效的静态随机存取存储器(SRAM)装置及其运行方法。
[0006]根据本专利技术构思的一个方面，提供了一种SRAM装置，包括连接到字线和与所述字线相交的位线的存储单元。提供了包括开关晶体管的电荷存储电路，所述开关晶体管连接到所述存储单元并且被控制为(根据栅极信号的逻辑电平)选择性地阻断接地与所述存储单元之间的连接，所述电荷存储电路在所述接地与所述存储单元之间的连接被阻断时将来自所述位线当中的至少一条位线的电荷累积在电荷存储节点中。提供了开关控制器，所述开关控制器通过确定所述开关晶体管的所述栅极信号的所述逻辑电平来控制所述电荷存储电路。
[0007]根据本专利技术构思的一个方面，提供了一种SRAM装置，所述SRAM装置包括电荷存储电路以及共享电荷存储节点、第一位线和第二位线的至少一个存储单元，所述电荷存储电路与所述第一位线和所述第二位线中的至少一者共享电荷，并且所述电荷存储电路包括当与接地的电连接被阻断时存储所述电荷的所述电荷存储节点。
[0008]根据本专利技术构思的另一方面，提供了一种SRAM装置的操作方法，所述方法包括：(i)在执行写入操作之前，将连接到要被执行所述写入操作的存储单元的电荷存储节点与连接到要被执行所述写入操作的所述存储单元的第一位线和第二位线中的至少一条位线相连接，(ii)阻断所述电荷存储节点与接地之间的连接，(iii)在阻断与所述接地的连接之后，阻断所述第一位线和所述第二位线与所述电荷存储节点之间的连接，(iv)通过所述第一位线和所述第二位线对要被执行所述写入操作的所述存储单元执行所述写入操作，(v)
在对要被执行所述写入操作的所述存储单元执行了所述写入操作之后，将所述第一位线和所述第二位线中的至少一条位线连接到所述电荷存储节点，以及(vi)至少部分地对所述第一位线和所述第二位线进行预充电。
[0009]根据本专利技术构思的另一实施例的集成电路存储器装置包括连接到字线(WL)和一对位线(BL、BLB)的静态随机存取存储器(SRAM)单元。提供了电耦接到SRAM单元的电荷存储电路。电荷存储电路包括电耦接在电荷存储节点与接地参考线(GND)之间的开关晶体管，电荷存储节点电连接到SRAM单元。提供了电耦接到电荷存储电路的开关控制器。开关控制器被配置为在写入操作期间关断开关晶体管，同时在一对位线中的第一位线与电荷存储节点之间传输电荷。
[0010]根据这些实施例中的一些实施例，电荷存储电路包括电耦接在一对位线中的第一位线与电荷存储节点之间的第一写入辅助晶体管。开关控制器还被配置为导通第一写入辅助晶体管，以使电荷能够从一对位线中的第一位线到电荷存储节点正向传输。开关控制器还被配置为一旦写入操作完成，就导通第一写入辅助晶体管，从而使电荷能够从电荷存储节点到一对位线中的第一位线反向传输。开关控制器还可以被配置为在写入操作的尾部期间关断第一写入辅助晶体管。该写入操作可以在字线从无效逻辑电平切换到有效逻辑电平时开始，并且在字线下一次从有效逻辑电平切换到无效逻辑电平时终止。有利地，SRAM单元可以包括第一NMOS下拉晶体管和第二NMOS下拉晶体管，第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子电连接到开关晶体管的漏极端子。并且，在写入操作的一部分期间，第一NMOS下拉晶体管和第二NMOS下拉晶体管中的一者的源极端子和开关晶体管的漏极端子可以被电浮置。
[0011]根据本专利技术构思的另一实施例的集成电路存储器装置包括连接到字线和一对位线的静态随机存取存储器(SRAM)单元。提供了电耦接到一对位线、SRAM单元内的第一NMOS下拉晶体管的源极端子以及SRAM单元内的第二NMOS下拉晶体管的源极端子的电荷存储电路。提供了电耦接到电荷存储电路的开关控制器。该开关控制器被配置为通过使用以下信号来驱动电荷存储电路来循环位线电荷以节省功率：(i)第一信号，所述第一信号在写入操作的一部分期间使得电荷能够从一对位线中的第一位线向第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子正向传输，以及(ii)第二信号，所述第二信号在写入操作一旦完成就使得电荷能够向一对位线中的第一位线反向传输。在一些实施例中，第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管中的一者的源极端子在写入操作的一部分期间被电浮置。写入操作也可以在电荷从一对位线中的第一位线向第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子正向传输期间开始。电荷存储电路还可以包括具有响应于相应的第一信号和相应的第二信号的栅极端子的写入辅助晶体管。在电荷的正向传输和反向传输期间，该写入辅助晶体管可以将一对位线中的第一位线与第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子电短路。
附图说明
[0012]通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：
[0013]图1是根据本专利技术构思的实施例的静态随机存取存储器(SRAM)装置的框图；
[0014]图2是示出根据本专利技术构思的实施例的存储单元的电路图；
[0015]图3是示出根据本专利技术构思的实施例的电荷存储电路、列选择电路和写入驱动电路的电路图；
[0016]图4是示出根据本专利技术构思的实施例的施加到SRAM装置以便以逻辑低电平(例如，“0”)写入数据的信号电平的曲线图；
[0017]图5是示出了根据本专利技术构思的实施例的施加到位线、电荷存储节点和存储单元的数据存储区域的信号电平的曲线图；
[0018]图6至图8是示出SRAM装置在以逻辑低电平写入数据的第一时间间隔至第三时间间隔的操作的电路图；
[0019]图9是示出施加到SRAM装置以便以逻辑高电平(例如，“1”)写入数据的信号电平的曲线图；
[0020]图10是示出根据本专利技术构思的实施例的施加到位线、电荷存储节点和存储单元的数据存储区域的信号电平的曲线图；
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路存储器装置，包括：静态随机存取存储器单元，所述静态随机存取存储器单元连接到字线和一对位线；电荷存储电路，所述电荷存储电路电耦接到所述静态随机存取存储器单元，所述电荷存储电路包括电耦接于电荷存储节点与接地参考线之间的开关晶体管，所述电荷存储节点电连接到所述静态随机存取存储器单元；以及开关控制器，所述开关控制器电耦接到所述电荷存储电路，所述开关控制器被配置为在写入操作期间关断所述开关晶体管，同时电荷在所述一对位线中的第一位线与所述电荷存储节点之间传输。2.根据权利要求1所述的存储器装置，其中，所述电荷存储电路包括电耦接在所述一对位线中的所述第一位线与所述电荷存储节点之间的第一写入辅助晶体管；并且其中，所述开关控制器还被配置为导通所述第一写入辅助晶体管以使电荷能够从所述一对位线中的所述第一位线向所述电荷存储节点正向传输。3.根据权利要求2所述的存储器装置，其中，所述开关控制器还被配置为一旦所述写入操作完成，就导通所述第一写入辅助晶体管，从而使电荷能够从所述电荷存储节点向所述一对位线中的所述第一位线反向传输。4.根据权利要求3所述的存储器装置，其中，所述开关控制器还被配置为在所述写入操作的尾部期间关断所述第一写入辅助晶体管；并且其中，所述写入操作在所述字线从无效逻辑电平切换到有效逻辑电平时开始，并且在所述字线接下来从所述有效逻辑电平切换到所述无效逻辑电平时终止。5.根据权利要求1所述的存储器装置，其中，所述静态随机存取存储器单元包括第一NMOS下拉晶体管和第二NMOS下拉晶体管，所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子经由所述电荷存储电路电连接在一起；并且其中，所述第一NMOS下拉晶体管和所述第二NMOS下拉晶体管中的一者的所述源极端子在所述写入操作的一部分期间被电浮置。6.根据权利要求1所述的存储器装置，其中，所述静态随机存取存储器单元包括第一NMOS下拉晶体管和第二NMOS下拉晶体管，所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子电连接到所述开关晶体管的漏极端子；并且其中，所述第一NMOS下拉晶体管和所述第二NMOS下拉晶体管中的一者的所述源极端子以及所述开关晶体管的所述漏极端子在所述写入操作的一部分期间被电浮置。7.一种集成电路存储器装置，包括：静态随机存取存储器单元，所述静态随机存取存储器单元连接到字线和一对位线；电荷存储电路，所述电荷存储电路电耦接到所述一对位线、所述静态随机存取存储器单元内的第一NMOS下拉晶体管的源极端子以及所述静态随机存取存储器单元内的第二NMOS下拉晶体管的源极端子；以及开关控制器，所述开关控制器电耦接到所述电荷存储电路，所述开关控制器被配置为通过用以下信号驱动所述电荷存储电路来循环位线电荷：(i)第一信号，所述第一信号在所述写入操作的一部分期间，使电荷能够从所述一对位线中的第一位线向所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子正向传输，以及(ii)第二信号，所述第二信号在所述写入操作一旦完成就使电荷能够向所述一对位线中的所述第一位线
反向传输。8.根据权利要求7所述的存储器装置，其中，所述第一NMOS下拉晶体管和所述第二NMOS下拉晶体管中的一者的所述源极端子在所述写入操作的一部分期间被电浮置。9.根据权利要求7所述的存储器装置，其中，所述写入操作在电荷从所述一对位线中的所述第一位线向所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子的正向传输期间开始。10.根据权利要求7所述的存储器装置，...

【专利技术属性】
技术研发人员：崔泰敏，郑盛旭，赵健熙，
申请(专利权)人：延世大学校产学协力团，
类型：发明
国别省市：