存储器器件的控制电路制造技术

本公开涉及存储器器件的控制电路。一种电路包括跟踪字线、电源开关、跟踪位线、感测电路。电源开关耦合在跟踪字线和第一节点之间。电源开关被配置为响应于通过跟踪字线发送到电源开关的时钟脉冲信号而使第一节点上的电压电平放电。跟踪位线耦合在第一节点和存储器阵列中的多个跟踪单元之间。感测电路耦合在第一节点和第二节点之间。感测电路被配置为响应于第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号。电压值而生成负位线使能信号。电压值而生成负位线使能信号。

【技术实现步骤摘要】
存储器器件的控制电路


[0001]本公开总体涉及存储器器件的控制电路。

技术介绍

[0002]静态随机存取存储器(SRAM)通常用于集成电路中。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别受欢迎。SRAM单元具有无需刷新即可保存数据的优点。通常，SRAM单元包括两个传输门晶体管，通过它们可以从SRAM单元读取位或将位写入到SRAM单元中。
[0003]SRAM位单元可起作用的最低VDD电压(高电源电压)称为Vccmin。在Vccmin附近具有低单元VDD减少泄漏电流，并还减少读取翻转的发生率。另一方面，具有高单元VDD提高成功写入操作的概率。因此，Vccmin受写入操作的限制。

技术实现思路

[0004]根据本公开的一个实施例，提供了一种电路，包括：跟踪字线；电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；跟踪位线，耦合在所述第一节点和存储器阵列中的多个跟踪单元之间；以及感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。
[0005]根据本公开的另一实施例，提供了一种半导体器件，包括：写入驱动器，被配置为向存储器阵列提供位线电压和补码位线电压；写入辅助电路，与所述写入驱动器相耦合，所述写入辅助电路被配置为响应于负位线触发信号而将位线或补码位线上的一个电压电平下拉至瞬态负电压电平；以及时序控制电路，与所述写入辅助电路相耦合，其中，所述时序控制电路包括与所述存储器阵列中的字线上的第一延迟有关的跟踪字线以及与所述存储器阵列中的位线上的第二延迟有关的跟踪位线，所述时序控制电路被配置为参考所述第一延迟和所述第二延迟，响应于时钟脉冲信号而生成所述负位线触发信号。
[0006]根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：通过跟踪字线发送时钟脉冲信号；响应于所述时钟脉冲信号而使第一节点上的电压电平放电，所述第一节点耦合到跟踪位线；响应于所述第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号；以及根据所述负位线使能信号生成负位线触发信号。
附图说明
[0007]在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
[0008]图1是示出根据本公开的各种实施例的存储器器件的示意图。
[0009]图2是示出根据一些实施例的图1的位单元、写入驱动器、选择电路和写入辅助电路的结构的示例图。
[0010]图3是示出根据一些实施例的图1的时序控制电路和相关组件的结构的示例图。
[0011]图4是示出根据一些实施例的图3的时序控制电路中的时间和相对信号上的电压电平之间的关系的信号波形图。
[0012]图5是示出根据一些实施例的写入操作失败的另一示例中的时间和相对信号上的电压电平之间的关系的信号波形图。
[0013]图6A是示出根据一些实施例的图1的存储器器件的布局的布局图。
[0014]图6B是示出根据一些实施例的存储器器件的另一布局的另一布局图。
具体实施方式
[0015]下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0016]本说明书中使用的术语通常具有它们在本领域以及使用每个术语的特定上下文中的普通含义。本说明书中对示例的使用(包括本文所讨论的任何术语的示例)仅是说明性的，并且绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
[0017]将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但这些元件不应受这些术语限制。这些术语用于将一个元件与另一元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列条目的任何和所有组合。
[0018]如本文中所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应理解为开放式的，即意指包括但不限于。
[0019]在整个说明书中对“一个实施例”、“实施例”、或“一些实施例”的引用表示结合(一个或多个)实施例描述的特定特征、结构、实施方式或特性包括在本公开的至少一个实施例中。因此，在整个说明书中的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定都指代同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、实施方式或特性。
[0020]图1是示出根据本公开的各种实施例的存储器器件100的示意图。在一些实施例中，利用存储器器件100将数字数据写入到存储器阵列CA1中的位单元BC11～BCmn。这些数字数据可以被存储在位单元BC11～BCmn中，并且可以由存储器器件100从存储器阵列CA1中的位单元BC11～BCmn读取或访问。
[0021]如图1所示，在一些实施例中，存储器阵列CA1可包括沿着M个列和N个行布置的M*N
个位单元BC11～BCmn。同一列上的位单元连接到同一位线和同一补码位线。例如，同一列上的位单元BC11、BC12
…
BC1n连接到位线BL1以及补码位线BLB1；同一列上的位单元BCm1、BCm2
…
BCmn连接到位线BLm和补码位线BLBm。同一行上的位单元连接到同一字线。例如，同一行上的位单元BC11和BCm1连接到字线WL1；同一行上的位单元BC12和BCm2连接到字线WL2；同一行上的位单元BC1n和BCmn连接到字线WLn。
[0022]在一些实施例中，写入驱动器120被配置为根据要写入到位单元BC11～BCmn之一中的数字数据而将位线电压VBL和补码位线电压VBLB设置为预定电压电平。
[0023]如图1所示，在一些实施例中，选择电路170被配置为将位线电压VBL和补码位线电压VBLB连接到存储器阵列CA1中的所选列上的位线BL1～BLm之一和补码位线BLB1～BLBm之一。字线驱动器180被配置为在存储器阵列CA1中的不同行上的字线WL1～WLn上提供字线信号。
[0024]例如，当数字数据“0”将被写入到本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，包括：跟踪字线；电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；跟踪位线，耦合在所述第一节点和存储器阵列中的多个跟踪单元之间；以及感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。2.根据权利要求1所述的电路，还包括：反相器，与所述感测电路相耦合，用于将所述负位线使能信号转换为负位线触发信号，其中，所述负位线触发信号被发送到写入辅助电路，所述写入辅助电路由所述负位线触发信号触发而将位线电压或补码位线电压下拉至瞬态负电压电平。3.根据权利要求1所述的电路，其中，所述感测电路包括施密特触发器，所述感测电路的阈值电压值是所述施密特触发器的低阈值电压值，所述施密特触发器响应于所述第一节点上的电压电平向下越过所述施密特触发器的低阈值电压值而生成所述负位线使能信号。4.根据权利要求1所述的电路，其中，所述跟踪字线包括串联连接的第一线段、第二线段和第三线段，所述第一线段和所述第三线段彼此平行，所述第一线段的长度基本上等于所述存储器阵列的宽度的一半，并且所述第三线段的长度基本上等于所述存储器阵列的宽度的一半。5.根据权利要求1所述的电路，其中，与所述跟踪位线相耦合的所述跟踪单元的数量基本上等于所述存储器阵列中的单元行的数量。6.根据权利要求1所述的电路，其中，所述电源开关包括第一导电类型的第一晶体管以及第...

【专利技术属性】
技术研发人员：杨秀丽，孔路平，程宽，万和舟，
申请(专利权)人：台积电南京有限公司台积电中国有限公司，
类型：发明
国别省市：