一种基于极性加固技术的抗辐照SRAM存储电路制造技术

本发明专利技术公开了一种基于极性加固技术的抗辐照SRAM存储电路，包括八个NMOS晶体管和六个PMOS晶体管，PMOS晶体管P3和P4交叉耦合，NMOS晶体管N3、N4和PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制。上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。并提高单元抗单粒子翻转能力。并提高单元抗单粒子翻转能力。

【技术实现步骤摘要】
一种基于极性加固技术的抗辐照SRAM存储电路


[0001]本专利技术涉及集成电路设计
，尤其涉及一种基于极性加固技术的抗辐照SRAM存储电路。

技术介绍

[0002]随着科技进步，静态随机存储器(Static Random Access Memory，SRAM)已被广泛应用于各种航天电子领域，抗辐射设计成为了航天集成电路领域进一步发展的必由之路。随着航天任务复杂度的提升，就要求设计制造出更低功耗、更高集成度、更高抗辐射性能的集成电路，伴随着集成度越来越高，SRAM受到单粒子效应(Single Event Effects，SET)的影响导致单粒子翻转(Single Event Upset，SEU)的概率越来越高。单粒子效应即是单个高能粒子(质子、中子、α粒子以及重离子等)击中微电子器件的敏感部位，然后沿其路径的感应电荷通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值将会改变，造成电路的暂时性或永久性损伤，故抗SEU已经成为科研工作者不可忽略的一个问题。

技术实现思路

[0003]本专利技术的目的是提供一种基于极性加固技术的抗辐照SRAM存储电路，该电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转(Single Event Upset，缩写为SEU)能力。
[0004]本专利技术的目的是通过以下技术方案实现的：
[0005]一种基于极性加固技术的抗辐照SRAM存储电路，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：
[0006]PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；
[0007]两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：
[0008]NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；
[0009]位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；
[0010]字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；
[0011]NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS
晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；
[0012]电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；
[0013]NMOS晶体管N1、N2、N5、N6的源极均接地。
[0014]由上述本专利技术提供的技术方案可以看出，上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。
附图说明
[0015]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0016]图1为本专利技术实施例提供的基于极性加固技术的抗辐照SRAM存储电路结构示意图；
[0017]图2为本专利技术实施例所提供的SRAM存储电路的时序波形图；
[0018]图3为本专利技术实施例所提供的SRAM存储电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。
具体实施方式
[0019]下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，这并不构成对本专利技术的限制。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。
[0020]如图1所示为本专利技术实施例提供的基于极性加固技术的抗辐照SRAM存储电路结构示意图，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：
[0021]PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；
[0022]两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：
[0023]NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；
[0024]位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；
[0025]字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；
[0026]NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS
晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；
[0027]电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；
[0028]NMOS晶体管N1、N2、N5、N6的源极均接地。
[0029]具体实现中，各晶体管的具体连接关系为：
[0030]PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极、PMOS晶体管P5的源极电连接；
[0031]PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于极性加固技术的抗辐照SRAM存储电路，其特征在于，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；NMOS晶体管N1、N2、N5、N6的源极均接地。2.根据权利要求1所述基于极性加固技术的抗辐照SRAM存储电路，其特征在于，各晶体管的具体连接关系为：PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极、PMOS晶体管P5的源极电连接；PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N2的栅极、PMOS晶体管P6的源极电连接；PMOS晶体管P3的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、PMOS晶体管P4的漏极电连接；PMOS晶体管P4的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N4的栅极、PMOS晶体管P3的漏极、NMOS晶体管N8的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极、PMOS晶体管P1的栅极、NMOS晶体管N5的漏极、NMOS晶体管N6的栅极电连接；PMOS晶体管P6的源极与NMOS晶体管N2的栅极、PMOS晶体管P2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N5的栅极电连接；NMOS晶体管N1的漏极与PMOS晶体管P3的漏极、PMOS晶体管P4的栅极、NMOS晶体管N4的栅极、NMOS晶体管N8的漏极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P1的栅极、PMOS晶体管P5的源极、NMOS晶体管N6的栅极、NMOS晶体管N5的漏极电连接；NMOS晶体管N2的漏极与PMOS晶体...

【专利技术属性】
技术研发人员：卢文娟，刘海涛，朱志国，吕盼稂，赵强，彭春雨，郝礼才，蔺智挺，吴秀龙，
申请(专利权)人：合肥市微电子研究院有限公司合肥海图微电子有限公司，
类型：发明
国别省市：