具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统技术方案

一种半导体器件，包括：单元区域，包括第一衬底、第一衬底上的栅电极、穿过栅电极延伸的沟道结构、单元接触插塞、贯通接触插塞和第一接合焊盘；第一外围电路区域，包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。域的贯通电极。域的贯通电极。

【技术实现步骤摘要】
具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统
[0001]相关申请的交叉引用
[0002]通过引用将2020年10月28日在韩国知识产权局提交的题为“Semiconductor Device Having Peripheral Circuit Areas at Both Sides of Substrate and Data Storage System Including the Same(具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统)”的韩国专利申请No.10
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2020
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0141233整体并入本文。


[0003]实施例涉及具有在衬底的两面(side)处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统。

技术介绍

[0004]为了电子产品的轻便、纤薄、简易、小型化和高集成度，已经考虑了具有多堆叠结构的3维非易失性存储器件。这样的非易失性存储器件可以包括单元区域和连接到单元区域的外围电路区域。

技术实现思路

[0005]实施例可以通过提供包括以下的一种半导体器件实现：单元区域，包括第一衬底、所述第一衬底上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底且在所述竖直方向上延伸的贯通接触插塞、以及与所述沟道结构、所述单元接触插塞和所述贯通接触插塞电连接的第一接合焊盘；第一外围电路区域，在所述单元区域上连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。
[0006]实施例可以通过提供包括以下的一种半导体器件实现：单元区域，包括第一衬底、所述第一衬底的第一表面上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极并且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底并且在所述竖直方向上延伸的贯通接触插塞、以及电连接到所述沟道结构、所述单元接触插塞和所述贯通接触插塞的第一接合焊盘；第一外围电路区域，在所述单元区域下方并且连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；以及第二外围电路区域，在所述单元区域上连接到所述单元区域，其中，所述第一衬底在所述单元区域和所述第二外围电路区域之间，所述第一衬底包括所述单元区
域中的所述第一表面和所述第二外围电路区域中的第二表面，并且其中，所述第二外围电路区域包括所述第二表面上的器件；以及，穿过所述第一衬底竖直地延伸的贯通电极，以使所述贯通电极电连接到所述单元区域。
[0007]实施例可以通过提供包括以下的一种半导体器件实现：单元区域，包括第一衬底、所述第一衬底上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底且在所述竖直方向上延伸的贯通接触插塞、以及与所述沟道结构、所述单元接触插塞和所述贯通接触插塞电连接的第一接合焊盘；第一外围电路区域，在所述单元区域上并且连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，在所述第一外围电路区域上并且连接到所述第一外围电路区域；半导体存储器件，包括第二衬底以及输入/输出焊盘，所述第二衬底在所述第一外围电路区域与所述第二外围电路区域之间并且包括所述第一外围电路区域中的第一表面和所述第二外围电路区域中的第二表面，所述输入/输出焊盘电连接到所述第一外围电路区域或所述第二外围电路区域中的至少一个；以及控制器，通过所述输入/输出焊盘电连接到所述半导体存储器件，以使所述控制器控制所述半导体存储器件，其中，所述第二外围电路区域包括所述第二表面上的器件、以及贯通电极，所述贯通电极穿过所述第二衬底竖直地延伸以使所述贯通电极电连接到所述第一外围电路区域。
附图说明
[0008]通过参考附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的，在附图中：
[0009]图1是根据示例性实施例的存储系统的图。
[0010]图2是根据示例性实施例的存储卡。
[0011]图3是图2所示的半导体封装的沿线I
‑
I
′
截取的截面图。
[0012]图4是根据示例性实施例的半导体器件的截面图。
[0013]图5是图4所示的半导体器件的放大视图。
[0014]图6至图16是制造根据示例性实施例的图4所示的半导体器件的方法中的阶段的截面图。
[0015]图17是根据示例性实施例的半导体器件的截面图。
[0016]图18至图21是制造根据示例性示例实施例的图17所示的半导体器件的方法中的阶段的截面图。
[0017]图22至图29是根据示例性实施例的半导体器件的截面图。
具体实施方式
[0018]图1是根据示例性实施例的存储系统的图。
[0019]参考图1，存储系统1000可以包括存储器件1100、以及连接到存储器件1100的焊盘1101的控制器1200。存储器件1100可以包括单元区域1100S和外围电路区域1100F。
[0020]单元区域1100S可以包括：多个单元串CSTR，均包括彼此串联连接的存储单元晶体管MCT；以及，第一上晶体管UT1、第二上晶体管UT2、第一下晶体管LT1和第二下晶体管LT2，
它们被连接到存储单元晶体管MCT的相对端。多个单元串CSTR可以分别连接到并联的位线BL中的对应的位线。多个单元串CSTR可以共同连接到公共源极线CSL。在一种实现中，多个单元串CSTR可以在多个位线BL和单个公共源极线CSL之间。
[0021]彼此串联连接的存储单元晶体管MCT可以通过字线WL控制以用于选择单元串CSTR。每个存储单元晶体管MCT可以包括数据存储元件。存储单元晶体管MCT中与公共源极线CSL间隔开相同距离的栅电极可以共同连接到字线WL中的一个并且因此可以处于等电势状态。在一个实现中，即使当存储单元晶体管MCT的栅电极与公共源极线CSL间隔开相同距离时，在不同的行或列中的栅电极也可以被独立地控制。
[0022]第一下晶体管LT1和第二下晶体管LT2可以分别是接地选择晶体管。第一下晶体管LT1和第二下晶体管LT2可以分别通过第一下线LL1和第二下线LL2控制，并且可以连接到公共源极线CSL。第一上品体管UT1和第二上晶体管UT2可以分别是串选择晶体管。第一上品体管UT1和第二上品体管UT2可以分别通过第一上线UL1和第二上线UL2控制，并且可以分别连接到位线BL本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：单元区域，包括第一衬底、所述第一衬底上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底且在所述竖直方向上延伸的贯通接触插塞、以及与所述沟道结构、所述单元接触插塞和所述贯通接触插塞电连接的第一接合焊盘；第一外围电路区域，在所述单元区域上连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到所述第一外围电路区域；以及第二衬底，在所述第一外围电路区域与所述第二外围电路区域之间，所述第二衬底包括所述第一外围电路区域中的第一表面和所述第二外围电路区域中的第二表面，其中，所述第二外围电路区域包括：器件，在所述第二表面上；以及贯通电极，穿过所述第二衬底竖直地延伸，并且连接到所述第一外围电路区域。2.根据权利要求1所述的半导体器件，其中，所述贯通电极通过所述第二接合焊盘中的至少一个和所述第一接合焊盘中的至少一个而电连接到所述单元区域。3.根据权利要求1所述的半导体器件，其中，所述第一外围电路区域包括：布线层，电连接到所述第二接合焊盘中的一个；以及第一贯通电极插塞，连接到所述布线层，并且所述贯通电极的下表面接触所述第一贯通电极插塞。4.根据权利要求1所述的半导体器件，其中，所述第二外围电路区域还包括：输入/输出焊盘，在所述第二外围电路区域的上表面上，并且所述输入/输出焊盘电连接到所述第二外围电路区域中的所述器件。5.根据权利要求1所述的半导体器件，其中，所述贯通电极的下表面与所述第二衬底的所述第一表面基本上共面。6.根据权利要求1所述的半导体器件，还包括：包围所述贯通电极的侧表面的贯通电极绝缘层。7.根据权利要求1所述的半导体器件，其中，所述贯通电极具有渐缩形状，以使所述贯通电极的宽度随着所述贯通电极从所述第二衬底的所述第二表面延伸到所述第二衬底的所述第一表面而逐渐减小。8.根据权利要求1所述的半导体器件，其中，所述贯通电极具有渐缩形状，以使所述贯通电极的宽度随着所述贯通电极从所述第二衬底的所述第一表面延伸到所述第二衬底的所述第二表面而逐渐减小。9.根据权利要求8所述的半导体器件，其中，所述第二外围电路区域包括：布线层，电连接到所述器件；以及第二贯通电极插塞，连接到所述布线层，并且所述贯通电极的上表面接触所述第二贯通电极插塞。
10.根据权利要求8所述的半导体器件，其中，所述贯通电极的上表面与所述第二衬底的所述第二表面基本上共面。11.根据权利要求1所述的半导体器件，其中，所述第一外围电路区域包括电连接到所述第二接合焊盘中的一个的布线层，并且所述贯通电极的下表面在比所述第二衬底的所述第一表面低的水平处，并且接触所述布线层。12.根据权利要求1所述的半导体器件，其中，所述第一外围电路区域还包括：在所述第一外围电路区域的下表面处的输入/输出焊盘，并且所述输入/输出焊盘电连接到所述第一接合焊盘中的一个。13.根据权利要求1所述的半导体器件，其中，所述第二衬底包括：第二下衬底；第二上衬底，在所述第二下衬底上；以及掩埋绝缘层，在所述第二下衬底与所述第二上衬底之间。14.根据权利要求1所述的半导体器件，...

【专利技术属性】
技术研发人员：金智源，安在昊，黄盛珉，任峻成，成锡江，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：