三维半导体存储器装置制造方法及图纸

一种三维半导体存储器装置可以包括：单元晶圆，其包括源极板、多条第一字线和多条第二字线，多条第一字线沿着在垂直方向上从源极板的底表面突出的多个第一垂直沟道彼此间隔开地层叠，多条第二字线沿着在垂直方向上从源极板的顶表面突出的多个第二垂直沟道彼此间隔开地层叠；第一外围晶圆，其接合到单元晶圆的底表面，并且包括第一行解码器单元，该第一行解码器单元向多条第一字线传送操作电压；以及第二外围晶圆，其接合到单元晶圆的顶表面，并且包括第二行解码器单元，该第二行解码器单元向多条第二字线传送操作电压。向多条第二字线传送操作电压。向多条第二字线传送操作电压。

【技术实现步骤摘要】
三维半导体存储器装置


[0001]各个实施方式总体上涉及半导体技术，并且更具体地，涉及三维半导体存储器装置。

技术介绍

[0002]已经通过使用精细图案化工艺开发出具有二维或平面结构的半导体存储器装置，以在相同区域中存储更多数据。然而，随着由于对高集成度的需求而导致电路的线宽变窄，存储器单元之间的干扰变得严重，从而引起诸如性能劣化之类的各种限制。当然，除了这种结构上的限制外，还存在的问题在于因为需要引入昂贵的设备来图案化精细的线宽，所以不可避免地增加了制造成本。
[0003]作为克服二维半导体存储器装置的这种限制的替代方案，已经提出了三维半导体存储器装置。三维半导体存储器装置的优点在于：通过在垂直方向上层叠存储器单元来增加层叠数量，可以在相同区域内实现更大的容量，从而提供高性能和出色的功率效率。

技术实现思路

[0004]各种实施方式涉及具有改善的集成度和性能的三维半导体存储器装置。
[0005]在一个实施方式中，一种三维半导体存储器装置可以包括：单元晶圆，该单元晶圆包括源极板、多条第一字线和多条第二字线，多条第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器装置，该三维半导体存储器装置包括：单元晶圆，该单元晶圆包括源极板、多条第一字线和多条第二字线，所述多条第一字线沿着在垂直方向上从所述源极板的底表面突出的多个第一垂直沟道彼此间隔开地层叠，所述多条第二字线沿着在所述垂直方向上从所述源极板的顶表面突出的多个第二垂直沟道彼此间隔开地层叠；第一外围晶圆，该第一外围晶圆接合到所述单元晶圆的底表面，并且包括第一行解码器单元，该第一行解码器单元向所述多条第一字线传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到所述单元晶圆的顶表面，并且包括第二行解码器单元，该第二行解码器单元向所述多条第二字线传送操作电压。2.根据权利要求1所述的三维半导体存储器装置，其中，所述单元晶圆还包括：多条第一位线，所述多条第一位线联接到所述多个第一垂直沟道；以及多条第二位线，所述多条第二位线联接到所述多个第二垂直沟道，所述第一外围晶圆还包括第一页缓冲器电路单元，该第一页缓冲器电路单元包括联接到所述多条第一位线的多个第一页缓冲器，并且所述第二外围晶圆还包括第二页缓冲器电路单元，该第二页缓冲器电路单元包括联接到所述多条第二位线的多个第二页缓冲器。3.根据权利要求2所述的三维半导体存储器装置，该三维半导体存储器装置还包括：外围电路，其中，所述外围电路设置在所述第一外围晶圆中的没有设置所述第一行解码器单元和所述第一页缓冲器电路单元的区域中，并且设置在所述第二外围晶圆中的没有设置所述第二行解码器单元和所述第二页缓冲器电路单元的区域中。4.根据权利要求1所述的三维半导体存储器装置，其中，所述单元晶圆还包括：多条第一位线，所述多条第一位线联接到所述多个第一垂直沟道；以及多条第二位线，所述多条第二位线联接到所述多个第二垂直沟道，所述第二外围晶圆还包括页缓冲器电路，该页缓冲器电路包括多个页缓冲器，并且所述多个页缓冲器中的每一个页缓冲器共同联接到所述多条第一位线中的一条和所述多条第二位线中的一条。5.根据权利要求4所述的三维半导体存储器装置，该三维半导体存储器装置还包括：多个垂直接触结构，所述多个垂直接触结构分别联接至所述多条第一位线，并且穿过所述多条第一字线、所述源极板和所述多条第二字线，其中，所述多条第一位线通过所述多个垂直接触结构分别联接到所述多条第二位线。6.根据权利要求4所述的三维半导体存储器装置，该三维半导体存储器装置还包括：外围电路，其中，所述外围电路设置在所述第一外围晶圆中的没有设置所述第一行解码器单元的区域中，并且设置在所述第二外围晶圆中的没有设置所述第二行解码器单元和所述页缓冲器电路的区域中。7.根据权利要求1所述的三维半导体存储器装置，其中，所述单元晶圆、所述第一外围晶圆和所述第二外围晶圆各自被划分为单元区域和减薄区域，并且所述多条第一字线和所述多条第二字线设置在所述单元区域中，并且所述第一行解码器单元和所述第二行解码器
单元设置在所述减薄区域中，并且所述单元区域和所述减薄区域被布置为使得从所述第一行解码器单元传送给所述多条第一字线的操作电压的延迟最小化。8.根据权利要求2所述的三维半导体存储器装置，其中，所述单元晶圆中的在所述源极板的顶表面上方的结构和所述单元晶圆中的在所述源极板的底表面下方的结构是彼此的镜像。9.一种三维半导体存储器装置，该三维半导体存储器装置包括：单元晶圆，该单元晶圆包括源极板、第一存储块和第二存储块，该第一存储块包括从所述源极板的底表面起在垂直方向上延伸的多个第一单元串，该第二存储块包括从所述源极板的顶表面起在所述垂直方向上延伸的多个第二单元串；第一外围晶圆，该第一外围晶圆接合到所述单元晶圆的底表面，并且包括第一行解码器单元，所述第一行解码器单元向所述第一存储块传送操作电压；以及第二外围晶圆，该第二外围晶圆接合到所述单元晶圆的顶表面，并且包括第二行解码器单元，所述第二行解码器单元向所述第二存储块传送操作电压，其中，所述第一存储块和所述第二存储块被配置为彼此独立地被擦除。10.根据权利要求9所述的三维半导体存储器装置，其中，所述单元晶圆还包括：...

【专利技术属性】
技术研发人员：崔诚晧，金镇浩，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：