存储器件制造技术

一种存储器件，包括：存储单元区域，存储单元区域包括在第一半导体衬底上彼此间隔开地堆叠的栅电极和沟道结构；以及外围电路区域，外围电路区域包括设置在第二半导体衬底上方的上金属线，第二半导体衬底设置在存储单元区域下方。第一半导体衬底包括第一区域和第二区域，在第一区域中第一半导体衬底与上金属线之间的距离具有第一值，在第二区域中第一半导体衬底与上金属线之间的距离具有小于第一值的第二值。用于操作存储器件的参考电压被传输到设置在第一区域下方的至少一条第一上金属线。因此，可以减小用于重要信号的耦合电容，同时保持连接部分的长度和公共源极线的电阻的大小。此外，可以降低存储器件的错误率。可以降低存储器件的错误率。可以降低存储器件的错误率。

【技术实现步骤摘要】
存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月14日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0132575的优先权，其公开内容通过引用整体并入本文。


[0003]本公开涉及存储器件。

技术介绍

[0004]最近的存储器件需要具有高集成度和高速度，以便在短时间内处理更多的数据。存储器件速度的提高可以主要通过降低金属线的电阻来实现。然而，由寄生电容器引起的RC延迟可能导致在提高存储器件的速度方面的限制。因此，已经提出了一种使用去耦电容器来减小寄生电容的方法，作为减小与RC延迟相关联的耦合噪声的方法。然而，结构问题使得难以形成大容量去耦电容器。因此，需要一种基本的解决方案来降低耦合噪声。

技术实现思路

[0005]示例实施例提供了一种包括存储单元区域的存储器件，在该存储单元区域中，面向下金属线的公共源极线的下表面不是平面的。使用存储器件可以减小公共源极线与用于传输重要信号的金属线之间的耦合电容。此外，示例实施例提供了一种具有提高的性能的存储器件。
[0006]根据示例实施例，存储器件包括：存储单元区域，所述存储单元区域包括第一半导体衬底、在所述第一半导体衬底上彼此间隔开地沿垂直于所述第一半导体衬底的上表面的第一方向堆叠的栅电极、以及穿透所述栅电极并电连接至所述第一半导体衬底的沟道结构；以及外围电路区域，所述外围电路区域包括设置在所述存储单元区域下方的第二半导体衬底，以及设置在所述第二半导体衬底上方的第一高度处以在平行于所述第二半导体衬底的上表面的第二方向上延伸的多条上金属线。所述第一半导体衬底包括第一区域和第二区域，在所述第一区域中所述第一半导体衬底的下表面与所述多条上金属线中的第一上金属线的上表面之间的第一距离具有第一值，在所述第二区域中所述第一半导体衬底的所述下表面与所述多条上金属线中的第二上金属线的上表面之间的第二距离具有第二值，所述第二值小于所述第一值。所述第一上金属线设置在所述第一区域下方，并且所述第二上金属线设置在所述第二区域下方，并且至少一条所述第一上金属线被配置为传输用于操作所述存储单元区域和所述外围电路区域的参考电压。
[0007]根据示例实施例，存储器件包括：存储单元区域，所述存储单元区域包括第一半导体衬底、在所述第一半导体衬底上彼此间隔开地沿垂直于所述第一半导体衬底的上表面的第一方向堆叠的栅电极、以及穿透所述栅电极并设置在所述第一半导体衬底的凹陷部分中的沟道结构；以及外围电路区域，所述外围电路区域包括设置在所述存储单元区域下方的第二半导体衬底、设置在所述第二半导体衬底上方的预定高度处以在平行于所述第二半导
体衬底的上表面的第二方向上延伸的多条下金属线、以及设置在所述多条下金属线与所述第一半导体衬底之间以在平行于所述第二半导体衬底的上表面并垂直于所述第二方向的第三方向上延伸的多条上金属线。所述第一半导体衬底包括第一区域和第二区域，在所述第一区域中所述第一半导体衬底的下表面与所述多条上金属线中的第一上金属线的上表面之间的第一距离具有第一值，在所述第二区域中所述第一半导体衬底的所述下表面与所述多条上金属线中的第二上金属线的上表面之间的第二距离具有第二值，所述第二值小于所述第一值。所述第一上金属线和所述第二上金属线可以相对于所述第二半导体衬底的顶表面处于相同的高度处。所述第一区域和所述第二区域在所述第三方向上交替地设置。
[0008]根据示例实施例，存储器件包括：第一半导体衬底，所述第一半导体衬底包括具有第一厚度的第一区域和具有大于所述第一厚度的第二厚度的第二区域；第二半导体衬底，所述第二半导体衬底设置在所述第一半导体衬底下方，以在垂直于所述第一半导体衬底的上表面的第一方向上与所述第一半导体衬底交叠；多条金属线，所述多条金属线设置在所述第一半导体衬底与所述第二半导体衬底之间，以在平行于所述第二半导体衬底的上表面的方向上延伸，并且包括第一金属线，所述第一金属线被配置为使得带隙参考信号通过所述第一金属线传输；栅电极，所述栅电极在所述第一半导体衬底上彼此间隔开地沿所述第一方向堆叠；绝缘层，所述绝缘层与所述栅电极交替地堆叠；以及沟道结构，所述沟道结构穿透所述栅电极和所述绝缘层并设置在所述第一半导体衬底的凹陷部分中。所述第一金属线设置在所述第一区域下方。
附图说明
[0009]结合附图，从以下详细描述中，将更清楚地理解本公开的上述和其他方面、特征和优点。
[0010]图1是根据示例实施例的存储器件的框图。
[0011]图2是示出根据示例实施例的可应用于存储器件的3D V
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NAND结构的视图。
[0012]图3是根据示例实施例的存储器件的横截面视图。
[0013]图4A至图4D是示出根据示例实施例的降低存储器件中的耦合噪声的方法的视图。
[0014]图5是根据示例实施例的存储器件的横截面视图。
[0015]图6是示出根据示例实施例的调整存储器件中的耦合电容的方法的视图。
[0016]图7至图11是根据示例实施例的存储器件的横截面视图。
[0017]图12和图13分别是根据图11所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0018]图14是根据示例实施例的存储器件的横截面视图。
[0019]图15和图16分别是根据图14所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0020]图17是根据示例实施例的存储器件的横截面视图。
[0021]图18和图19分别是根据图17所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0022]图20和图21分别是根据图17所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
具体实施方式
[0023]在下文中，将参考附图描述示例实施例。
[0024]图1是根据示例实施例的存储器件的框图。
[0025]参考图1，存储器件1可以包括控制逻辑电路20、存储单元阵列30、页面缓冲单元40、电压发生器50和行译码器60。尽管在图1中未示出，但是存储器件1还可以包括存储器接口电路，并且还可以包括列逻辑、预译码器、温度传感器、命令译码器、地址译码器等。
[0026]控制逻辑电路20通常可以控制存储器件1中的各种操作。控制逻辑电路20可以响应于来自存储器接口电路的命令CMD和/或地址ADDR来输出各种控制信号。作为示例，控制逻辑电路20可以输出电压控制信号CTRL_vol、行地址X
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ADDR和列地址Y
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ADDR。
[0027]存储单元阵列30可以包括多个存储块BLK1至BLKz(其中z是正整数)。多个存储块BLK1至BLKz中的每一者可以包括多个存储单元。存储单元阵列30可以通过位线BL连接至页面缓冲单元40，并且可以通过字线WL、串选择线SSL和接地选择线GSL连接至行译码器60。
[0028]在示例实施例中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：存储单元区域，所述存储单元区域包括第一半导体衬底、在所述第一半导体衬底上彼此间隔开地沿垂直于所述第一半导体衬底的上表面的第一方向堆叠的栅电极、以及穿透所述栅电极并电连接至所述第一半导体衬底的沟道结构；以及外围电路区域，所述外围电路区域包括设置在所述存储单元区域下方的第二半导体衬底，以及设置在所述第二半导体衬底上方第一高度处以在平行于所述第二半导体衬底的上表面的第二方向上延伸的多条上金属线，其中，所述第一半导体衬底包括第一区域和第二区域，在所述第一区域中所述第一半导体衬底的下表面与所述第一高度之间的第一距离具有第一值，在所述第二区域中所述第一半导体衬底的所述下表面与所述第一高度之间的第二距离具有第二值，所述第二值小于所述第一值，并且其中，所述多条上金属线中的第一上金属线设置在所述第一区域下方，并且至少一条所述第一上金属线被配置为传输用于操作所述存储单元区域和所述外围电路区域的参考电压。2.根据权利要求1所述的存储器件，其中，所述参考电压包括带隙参考信号。3.根据权利要求1所述的存储器件，其中，所述多条上金属线包括其中设置了金属线的层当中对应于所述第一高度的最上层中的金属线。4.根据权利要求1所述的存储器件，其中，所述第一区域和所述第二区域横向地布置在所述第一半导体衬底中，并且在垂直于所述第二方向的第三方向上交替地设置。5.根据权利要求4所述的存储器件，其中，在所述第一区域当中在所述第三方向上彼此相邻的成对的第一区域之间的距离与所述多条上金属线当中在所述第三方向上彼此相邻的成对的上金属线之间的距离相同。6.根据权利要求4所述的存储器件，其中，所述多条上金属线中的至少两条上金属线设置在所述第一半导体衬底的位于所述第一区域当中的在所述第三方向上彼此相邻的成对的第一区域之间的部分下方。7.根据权利要求4所述的存储器件，其中，所述第一区域当中彼此相邻的成对的第一区域在所述第三方向上具有相同的长度，并且所述第二区域当中彼此相邻的成对的第二区域在所述第三方向上具有相同的长度。8.根据权利要求4所述的存储器件，其中，所述第一区域和所述第二区域中的至少一些区域在所述第三方向上具有不同的长度。9.根据权利要求8所述的存储器件，其中，所述第一区域当中彼此相邻的成对的第一区域在所述第三方向上具有不同的长度，和/或所述第二区域当中彼此相邻的成对的第二区域在所述第三方向上具有不同的长度。10.根据权利要求8所述的存储器件，其中，至少一个所述第一区域在所述第三方向上的第一侧与具有相同长度的第二区域相邻，并且在所述第三方向上的第二侧与具有不同长度的第二区域相邻。11.根据权利要求1所述的存储器件，其中，所述第一区域的数目与所述第二区域的数目相同。12.根据权利要求1所述的存储器件，其中，
在平行于所述第一半导体衬底和所述第二半导体衬底并且垂直于所述第二方向的第三方向上，所述第一区域的长度总和与所述第二区域的长度总和相同。13.根据权利要求1所述的存储器件，其中，所述第一半导体衬底还包括第三区域，在所述第三区域中所述第一半导体衬底的所述下表面与所述第一高度之间的第三距离具有第三值，所述第三值在所述第一值与所述第二值之间，并且所述第一半导体衬底的所述下表面在所述第三区域中是倾斜的。14.根据权利要求1所述的存储器件，其中，所述第一半导体衬底...

【专利技术属性】
技术研发人员：金秀贞，金仁模，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：