包括具有字线辅助单元的单元阵列的集成电路制造技术

本公开涉及包括具有字线辅助单元的单元阵列的集成电路。集成电路包括：单元阵列，该单元阵列包括在多个第一列中的多个存储单元并且包括在至少一个第二列中的多个字线辅助单元；多条字线，该多条字线分别在单元阵列的多个第一行上延伸并连接到多个存储单元和多个字线辅助单元；以及行驱动器，该行驱动器被配置为驱动多条字线。置为驱动多条字线。置为驱动多条字线。

【技术实现步骤摘要】
包括具有字线辅助单元的单元阵列的集成电路
[0001]相关申请的相交引用
[0002]本申请是基于2020年10月30日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0143879并要求其优先权，其全部公开内容通过引用并入本文。


[0003]本专利技术构思的实施例涉及集成电路，更具体地，涉及包括具有字线辅助单元的单元阵列的集成电路。

技术介绍

[0004]由于高集成度的需求和半导体制造工艺的发展，集成电路中包括的布线的宽度、间隔和/或高度可以减小，并且布线中的寄生元件可以增加。此外，集成电路的电源电压可以因为降低的功耗、高运行速度等而降低，因此，布线的寄生元件可以对集成电路具有更显着的影响。尽管有寄生元件，但是根据各种应用的要求，可能需要具有存储单元的集成电路单元阵列提供稳定、高性能运行环境。

技术实现思路

[0005]本专利技术构思提供一种集成电路以及该集成电路的操作方法，该集成电路被配置为尽管存在寄生元件但仍提供高或改进的操作可靠性。
[0006]根据本专利技术构思的一方面，提供了一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括在多个第一列中的多个存储单元和在至少一个第二列中的多个字线辅助单元；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸并连接到所述多个存储单元和所述多个字线辅助单元；以及行驱动器，所述行驱动器被配置为驱动所述多个字线，其中，所述多个字线辅助单元中的每一个被配置为加速所述多条字线中的相应字线的激活，并包括与所述多个存储单元中的每一个的晶体管相同的晶体管，且具有与所述多个存储单元中的每一个的占用面积相同的占用面积。
[0007]根据另一方面，提供了一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线，其中，所述多个单元包括：多个存储单元，所述多个存储单元连接到所述多条字线且被布置在一系列第一列中；多个第一字线辅助单元，所述多个第一字线辅助单元连接到所述多条字线且被布置在第二列中；以及多个第二字线辅助单元，所述多个第二字线辅助单元连接到所述多条字线且在被布置在与所述第二列相邻的第三列中，其中，所述多个第一字线辅助单元中的每一个可以具有第一布局，所述第一布局与第二字线辅助单元的第二布局对称，所述第二字线辅助单元被布置成相对于与列方向平行的轴，与所述多个第一字线辅助单元在同一行中。
[0008]根据本专利技术构思的另一方面，提供了一种集成电路，所述集成电路包括：单元阵
列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线，其中，所述多个单元包括：多个第一存储单元，所述多个第一存储单元连接到所述多条字线并被布置在一系列第一列中；多个第一字线辅助单元，所述多个第一字线辅助单元被布置在与所述系列第一列相邻的至少一个第二列中；以及多个第二存储单元，所述多个第二存储单元连接到所述多条字线并被布置在与所述至少一个第二列相邻的一系列第三列中。
附图说明
[0009]通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的实施例，其中：
[0010]图1是根据本专利技术构思的示例实施例的集成电路的框图；
[0011]图2是根据本专利技术构思的示例实施例的单元阵列的布局的俯视图；
[0012]图3是根据本专利技术构思的示例实施例的存储单元和字线辅助单元的示例的电路图；
[0013]图4是示出了根据本专利技术构思的示例实施例的读取操作的时序图；
[0014]图5是根据本专利技术构思的示例实施例的存储单元和字线辅助单元的示例的电路图；
[0015]图6是示出了根据本专利技术构思的示例实施例的读取操作的时序图；
[0016]图7是根据本专利技术构思的示例实施例的单元阵列的布局的俯视图；
[0017]图8是根据本专利技术构思的示例实施例的单元阵列的布局的俯视图；
[0018]图9是根据本专利技术构思的示例实施例的集成电路的框图；
[0019]图10是根据本专利技术构思的示例实施例的单元阵列的布局的俯视图；
[0020]图11是根据本专利技术构思的示例实施例的存储单元、字线辅助单元、写辅助单元和虚设单元的示例的电路图；
[0021]图12是根据本专利技术构思的示例实施例的单元阵列的布局的俯视图；
[0022]图13A和图13B是根据本专利技术构思的示例实施例的集成电路的布局的俯视图；
[0023]图14是根据本专利技术构思的示例实施例的集成电路的框图；
[0024]图15是示出了根据本专利技术构思的示例实施例的操作集成电路的方法的流程图；
[0025]图16是示出了根据本专利技术构思的示例实施例的操作集成电路的方法的流程图；
[0026]图17是示出了根据本专利技术构思的示例实施例的操作集成电路的方法的流程图；和
[0027]图18是根据本专利技术构思的示例实施例的片上系统的框图。
具体实施方式
[0028]以下，将参考附图详细描述实施例。相同的附图标记指代相同的元件，并且省略它们的重复描述。如本文所用，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。注意，关于一个实施例描述的方面可以并入不同的实施例中，尽管没有对其进行具体描述。即，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。图1是根据本专利技术构思的示例实施例的集成电路的框图。详细地，图1是包括在集成电路中的存储器设备10的框图。在一些实施例中，集成电路可以基于从集成电路周围或外部提供的命
令和地址来存储数据，并且存储器设备10可以包括独立的存储器设备。此外，在一些实施例中，集成电路还可以包括其他组件，用于将数据写入存储器设备10或从存储器设备10读取数据，如稍后将参考18描述的，并且存储器设备10可以包括嵌入式存储器设备。如图1所示，存储器设备10可以包括单元阵列12、行驱动器14、列驱动器16和控制逻辑18。尽管在图1中未示出，但是在一些实施例中，存储器设备10还可以包括地址缓冲器、数据缓冲器、数据输入/输出电路、内部电压生成器等。
[0029]存储器设备10可以接收命令CMD、地址和数据。例如，存储器设备10可以接收指示写入操作的命令CMD(可以被称为写入命令)、地址(可以被称为写地址)和数据(可以被称为写数据)，并且可以将接收到的数据存储在单元阵列12的与地址对应的区域中。另外，存储器设备10可以接收指示读取操作的命令CMD(可以被称为读取命令)和地址，并且可以将存储在单元阵列12的与地址对应的区域中的数据输出给外部接收方。
[0030]单元阵列12可以包括分别由字线和位线访问的多个存储单元。在一些实施例中，单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括在多个第一列中的多个存储单元和在至少一个第二列中的多个字线辅助单元；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸并连接到所述多个存储单元和所述多个字线辅助单元；以及行驱动器，所述行驱动器被配置为驱动所述多条字线，其中，所述多个字线辅助单元中的每一个字线辅助单元被配置为加速所述多条字线中的相应字线的激活，并包括与所述多个存储单元中的每一个存储单元的晶体管相同的晶体管，且具有与所述多个存储单元中的每一个存储单元的占用面积相同的占用面积。2.根据权利要求1所述的集成电路，还包括至少一条伪位线，所述至少一条伪位线分别在所述至少一个第二列上延伸并且包括第一伪位线，并且其中，所述多个字线辅助单元中的每一个字线辅助单元包括：第一p沟道场效应晶体管，所述第一p沟道场效应晶体管连接在第一电源节点和第一节点之间并且包括连接到所述多条字线中的一条字线的控制端子；第一n沟道场效应晶体管，所述第一n沟道场效应晶体管连接在所述第一节点和所述第一伪位线之间并且包括连接到所述多条字线中的所述一条字线的控制端子；以及第二p沟道场效应晶体管，所述第二p沟道场效应晶体管连接在所述第一电源节点和所述多条字线中的所述一条字线之间并且包括连接到所述第一节点的控制端子。3.根据权利要求2所述的集成电路，还包括列驱动器，所述列驱动器被配置为在所述多条字线中的所述一条字线被激活之前向所述第一伪位线施加负电源电压并且在被激活的所述多条字线中的所述一条字线被停用之前向所述伪位线施加正电源电压。4.根据权利要求2所述的集成电路，还包括：至少一条电源线，所述至少一条电源线在所述至少一个第二列上延伸并且包括第一电源线；以及列驱动器，所述列驱动器通过所述第一电源线连接到所述第一电源节点，并被配置为在所述多条字线中的所述一条字线被激活之前向所述第一电源线施加正电源电压，且在被激活的所述多条字线中的所述一条字线被停用之前浮置所述第一电源线。5.根据权利要求2所述的集成电路，其中，所述至少一条伪位线还包括第二伪位线；并且其中，所述多个字线辅助单元中的每一个字线辅助单元还包括：第二n沟道场效应晶体管，所述第二n沟道场效应晶体管连接在第二节点和被施加了负电源电压的第二电源节点之间并且包括连接到所述第一节点的控制端子；第三n沟道场效应晶体管，所述第三n沟道场效应晶体管连接在所述第一节点和所述第一伪位线之间并且包括连接到所述多条字线中的所述一条字线的控制端子；以及第四n沟道场效应晶体管，所述n沟道场效应晶体管连接在所述第二伪位线和所述第二节点之间并且包括连接到所述多条字线中的所述一条字线的控制端子。6.根据权利要求1所述的集成电路，其中，所述单元阵列还包括：在至少一个第二行中的多个写辅助单元；以及在所述至少一个第二列与所述至少一个第二行相交的区域中的至少一个虚设单元，并且
所述多个写辅助单元和所述至少一个虚设单元均包括与所述多个存储单元中的每一个存储单元的晶体管相同的晶体管并且具有与所述多个存储单元中的每一个存储单元的占用面积相同的占用面积。7.根据权利要求6所述的集成电路，其中，所述单元阵列还包括在所述至少一个第二行中的多个第一虚设单元，所述多个第一虚设单元各自被布置成在行方向或列方向上与所述多个写辅助单元中的每一个写辅助单元相邻，并且其中，所述至少一个虚设单元包括：与所述多个第一虚设单元中的每一个虚设单元的第一电路相对应的第二虚设单元；以及与不同于所述第一电路的第二电路相对应的第三虚设单元。8.根据权利要求7所述的集成电路，还包括分别在所述至少一个第二列上延伸的多条伪位线，并且其中，所述第三虚设单元包括：第三p沟道场效应晶体管和第四p沟道场效应晶体管，所述第三p沟道场效应晶体管和所述第四p沟道场效应晶体管各自包括连接到所述多条伪位线中的第一伪位线的控制端子和浮置的电流端子；第五n沟道场效应晶体管和第六n沟道场效应晶体管，所述第五n沟道场效应晶体管和所述第六n沟道场效应晶体管各自包括连接到所述多条伪位线中的所述第一伪位线的控制端子；第七n沟道场效应晶体管，所述第七n沟道场效应晶体管连接在所述第一伪位线与所述第五n沟道场效应晶体管之间，并且包括连接到所述多条伪位线中的所述第一伪位线的控制端子；以及第八n沟道场效应晶体管，所述第八n沟道场效应晶体管连接在所述多条伪位线中的第二伪位线与所述第六n沟道场效应晶体管之间，并且还连接到所述多条伪位线中的所述第一伪位线。9.一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同...

【专利技术属性】
技术研发人员：崔泰敏，郑盛旭，赵健熙，
申请(专利权)人：延世大学校产学协力团，
类型：发明
国别省市：