基于忆阻器阵列的逻辑门电路及全加器实现方法技术

本发明专利技术公开了一种基于忆阻器阵列的逻辑门电路及全加器实现方法，所述逻辑门电路包括两个连接时钟信号的解码器，两个电压控制器以及由若干忆阻器、字线以及多若干位线构成的忆阻器阵列；本发明专利技术能够基于忆阻器阵列实现互补式阻性开关，使用同行的不同忆阻器来组合操作以实现与门、或门、全加器。本发明专利技术提供的方案能够减少实现与门、或门、全加器的操作步骤和忆阻器数量开销，降低整体的能耗。降低整体的能耗。降低整体的能耗。

【技术实现步骤摘要】
基于忆阻器阵列的逻辑门电路及全加器实现方法


[0001]本专利技术涉及数字电路
，具体涉及一种基于忆阻器阵列的逻辑门电路以及忆阻器在实现与门、或门、全加器方面的应用。

技术介绍

[0002]随着半导体制造工艺技术的发展，集成电路的集成度和复杂度日益增加，其特征尺寸不断缩小，目前已经达到了纳米级。在纳米级工艺阶段，IC面临越来越多的问题。忆阻器作为一种新型纳米器件，具有尺寸小、能耗超低以及读写时间短等优点，并且能够嵌入到交叉阵列中，是实现大规模存储的关键。
[0003]忆阻器除了能够进行数据存储，同时还能用来进行逻辑计算。目前已有多种基于忆阻器的逻辑被提出，并且已经应用到交叉阵列中实现基本逻辑门电路。但是如公告日为2018.01.26，公开号为CN105356876A的中国专利技术专利：基于忆阻器的逻辑门电路所示，将单个逻辑应用到交叉阵列中实现复杂电路时，操作步骤繁琐，并且忆阻器开销较大，因此现有技术仍具有不少局限性。

技术实现思路

[0004]本专利技术提出一种基于忆阻器阵列的逻辑门电路及全加器实现方法，用以克服现有技术存在的操作步骤繁琐、忆阻器开销大等问题。
[0005]为了实现上述任务，本专利技术采用以下技术方案：
[0006]一种基于忆阻器阵列的逻辑门电路，包括1条字线WL，B条位线BL
b
{b＝1,2
…
B}，第一电压控制器，第二电压控制器，解码器以及B个忆阻器M
b
；
[0007]其中，字线WL分别与各位线BL
b
相交；各位线BL
b
分别连接所述第一电压控制器的输出端；字线WL连接所述第二电压控制器的输出端；
[0008]所述第一电压控制器与第二电压控制器的输入端各连接一个解码器，解码器输入端均连接时钟信号CLK；
[0009]各忆阻器M
b
的正极连接对应下标的位线BL
b
，负极连接字线WL，构成忆阻器阵列。
[0010]进一步地，对于负极连接于同一条字线WL的各忆阻器：
[0011]所述时钟信号CLK为高电平时表示逻辑1，连通其中两个忆阻器组成互补阻性开关，这两个忆阻器的字线端悬空，并在对应的位线端施加电压来执行逻辑运算，或：
[0012]时钟信号为低电平时代表逻辑0，连通其中的一个忆阻器，在该忆阻器对应的位线端与字线端施加电压来执行逻辑运算。
[0013]进一步地，所述忆阻器M
b
以阻值的形式存储输入量P或输入量Q或逻辑运算结果，处于高阻R
OFF
状态时表示逻辑0，低阻R
ON
状态时表示逻辑1；所述第一电压控制器、第二电压控制器输出端电压表示忆阻器的电压输入，输出端电压为高电压V
H
时表示逻辑1，输出端电压为低电压V
L
时表示逻辑0；电压控制器的输出存在三种状态，分别为高电压V
H
、低电压V
L
和悬空Floating。
[0014]进一步地，在逻辑运算的过程中：
[0015]存储了输入量P的忆阻器M
P
以及存储了输入量Q的忆阻器M
Q
，字线WL端处于悬空状态，解码器控制第一电压控制器在忆阻器对应位线端施加电压信号执行逻辑运算并将结果存储于忆阻器M
P
和M
Q
；
[0016]根据忆阻器M
P
和忆阻器M
Q
，控制对应下标的位线BL
b
输出高电压V
H
或低电压V
L
来连通当前阶段的待运算电路。
[0017]一种使用所述基于忆阻器阵列的逻辑门电路实现与门的方法，包括以下步骤：
[0018]将电路中用于辅助运算并存储逻辑运算结果的忆阻器M
A
写为高阻；
[0019]连通忆阻器M
A
与存储输入量P的忆阻器M
P
，其中，第一电压控制器对忆阻器M
P
对应的位线端BL
P
施加代表逻辑0的低电压V
L
，对忆阻器M
A
对应的位线端BL
A
施加代表逻辑Q的电压，PQ相与的结果存储在忆阻器M
A
。
[0020]一种使用所述基于忆阻器阵列的逻辑门电路实现或门的方法，包括以下步骤：
[0021]连通存储输入量P的忆阻器M
P
与存储输入量Q的忆阻器M
Q
，其中，第一电压控制器对忆阻器M
P
对应的位线端BL
P
施加代表逻辑0的低电压V
L
，对忆阻器M
Q
对应的位线端BL
Q
施加代表逻辑1的高电压V
H
，PQ相或的结果存储在忆阻器M
Q
。
[0022]一种使用所述基于忆阻器阵列的逻辑门电路实现全加器的方法，包括以下步骤：
[0023]S1，将电路中用于运算的操作数A、B和进位C分别写入同行的忆阻器M1、M2、M3，并将电路中用于辅助运算的同行忆阻器M4和M5写为高阻；
[0024]S2，连通忆阻器M1与M4，其中，第一电压控制器对忆阻器M1对应的位线端BL1施加代表逻辑的电压，对忆阻器M4对应的位线端BL4施加代表逻辑C的电压；
[0025]S3，连通忆阻器M1与M5，其中，第一电压控制器对忆阻器M1对应的位线端BL1施加代表逻辑C的电压，对忆阻器M5对应的位线端BL5施加代表逻辑的电压；
[0026]S4，连通忆阻器M4与M5，其中，第一电压控制器对忆阻器M4对应的位线端BL4施加代表逻辑1的高电压V
H
，对忆阻器M5对应的位线端BL5施加代表逻辑0的低电压V
L
；
[0027]S5，连通忆阻器M2与M4，其中，第一电压控制器对忆阻器M2对应的位线端BL2施加代表逻辑C的电压，对忆阻器M4对应的位线端BL4施加代表逻辑的电压；
[0028]S6，连通忆阻器M3与M4，其中，第一电压控制器对忆阻器M3对应的位线端BL3施加代表逻辑A的电压，对忆阻器M4对应的位线端BL4施加代表逻辑的电压，得到全加器求和位S的结果并存储在M4；
[0029]S7，第一电压控制器对忆阻器M3对应的位线端BL3施加代表逻辑B的电压，第二电压控制器对忆阻器M3对应的字线端WL施加代表逻辑的电压，得到全加器进位C
′
的结果并存储在M3。
[0030]与现有技术相比，本专利技术具有以下技术特点：
[0031]相较于现有技术，本专利技术提供了的基于忆阻器阵列的逻辑门电路，其能配置同行的两个忆阻器组成互补式阻抗开关，能够减少实现与门、或门和全加器的操作步骤和忆阻器开销，大幅降低整体的能耗。
附图说明本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于忆阻器阵列的逻辑门电路，其特征在于，包括1条字线WL，B条位线BL
b
{b＝1,2
…
B}，第一电压控制器，第二电压控制器，解码器以及B个忆阻器M
b
；其中，字线WL分别与各位线BL
b
相交；各位线BL
b
分别连接所述第一电压控制器的输出端；字线WL连接所述第二电压控制器的输出端；所述第一电压控制器与第二电压控制器的输入端各连接一个解码器，解码器输入端均连接时钟信号CLK；各忆阻器M
b
的正极连接对应下标的位线BL
b
，负极连接字线WL，构成忆阻器阵列。2.根据权利要求1所述的基于忆阻器阵列的逻辑门电路，其特征在于，对于负极连接于同一条字线WL的各忆阻器：所述时钟信号CLK为高电平时表示逻辑1，连通其中两个忆阻器组成互补阻性开关，这两个忆阻器的字线端悬空，并在对应的位线端施加电压来执行逻辑运算，或：时钟信号为低电平时代表逻辑0，连通其中的一个忆阻器，在该忆阻器对应的位线端与字线端施加电压来执行逻辑运算。3.根据权利要求1所述的基于忆阻器阵列的逻辑门电路，其特征在于，所述忆阻器M
b
以阻值的形式存储输入量P或输入量Q或逻辑运算结果，处于高阻R
OFF
状态时表示逻辑0，低阻R
ON
状态时表示逻辑1；所述第一电压控制器、第二电压控制器输出端电压表示忆阻器的电压输入，输出端电压为高电压V
H
时表示逻辑1，输出端电压为低电压V
L
时表示逻辑0；电压控制器的输出存在三种状态，分别为高电压V
H
、低电压V
L
和悬空Floating。4.根据权利要求1所述的基于忆阻器阵列的逻辑门电路，其特征在于，在逻辑运算的过程中：存储了输入量P的忆阻器M
P
以及存储了输入量Q的忆阻器M
Q
，字线WL端处于悬空状态，解码器控制第一电压控制器在忆阻器对应位线端施加电压信号执行逻辑运算并将结果存储于忆阻器M
P
和M
Q
；根据忆阻器M
P
和忆阻器M
Q
，控制对应下标的位线BL
b
输出高电压V
H
或低电压V
L
来连通当前阶段的待运算电路。5.一种使用权利要求1至4中任一权利要求所述基于忆阻器阵列的逻辑门电路实现与门的方法，其特征在于，包括以下步骤：将电路中用于辅助运算并存储逻辑运算结果的忆阻器...

【专利技术属性】
技术研发人员：赵毅，陈辉，刘鹏，武继刚，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：