一种P沟道型逻辑存储单元及非易失性存储器制造技术

本发明专利技术涉及一种P沟道型逻辑存储单元及非易失性存储器，属于存储器技术领域，解决现有闪存单元面临着工艺度复杂高、逻辑工艺兼容性差以及擦写功耗高的问题。该存储单元包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在所述N阱中并且所述源极和所述漏极通过所述N阱的凸出部分间隔开；栅极，设置在部分源极、所述N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与所述第二PMOS晶体管的第二N阱分离开。本申请不需要额外的工艺制作浮栅，可以减少工艺的复杂度。度。度。

【技术实现步骤摘要】
一种P沟道型逻辑存储单元及非易失性存储器


[0001]本专利技术涉及存储器
，尤其涉及一种P沟道型逻辑存储单元及非易失性存储器。

技术介绍

[0002]闪存(Flash memory)，又称为快闪存储器，是一种非易失性存储器，其上的数据即使在装置的电源断电后仍能保存，可容许将数据多次写入、读取以及擦除，已被广泛地使用在各种电子设备上。闪存单元即存储单元，是闪存的核心部分，决定了闪存的性能，传统的闪存均采用N沟道闪存单元，这种N沟道闪存单元工作在电流饱和区间，导致闪存的功耗大、编程速度慢且器件的耐久性差，这与当今市场对闪存性能的需求严重相悖。
[0003]参考图1和图2，在2T双多晶硅闪存结构中，栅极为字线的选通晶体管和栅极为控制栅极的存储晶体管串联在公共电源线和位线之间。当选通晶体管处于读模式时，流过存储器的电流由存储单元存储的状态来决定。现有技术存在以下技术问题：
[0004]1、双层多晶硅逻辑闪存由两个连接堆叠而成，需要额外的工艺来生长浮栅和厚氧层，这样会提升工艺的复杂度，同时使用沟道热电子效应进行编程会产生大量的功耗，编程和擦除电压高于10V也会增加高电压产生切换电路的复杂度。
[0005]2、相比较双层多晶硅逻辑闪存，单层多晶硅逻辑闪存不需要额外的工艺来生长浮栅。同时高耦合比可以帮助降低高电压，进而减小电路的复杂度。但需要增加额外的晶体管来实现高耦合比，这样会增加面积开销，以及控制逻辑的复杂度。
[0006]3、先进节点缺乏flash方案，现有的技术可以通过wafer bonding来实现先进节点的flash方案，即在先进节点下设计逻辑控制芯片，在另一种工艺下设计flash芯片，最后将两个芯片粘合在一块实现。

技术实现思路

[0007]鉴于上述的分析，本专利技术实施例旨在提供一种P沟道型逻辑存储单元及非易失性存储器，用以解决现有闪存单元面临着工艺度复杂高、逻辑工艺兼容性差以及擦写功耗高等的问题。
[0008]一方面，本专利技术实施例提供了一种P沟道型逻辑存储单元，包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在所述N阱中并且所述源极和所述漏极通过所述N阱的凸出部分间隔开；栅极，设置在部分源极、所述N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与所述第二PMOS晶体管的第二N阱分离开。
[0009]上述技术方案的有益效果如下：由于第一PMOS晶体管的第一源极和第一漏极连接在一起使得第一PMOS晶体管用作电容器，所以将第一PMOS晶体管的第一N阱、第一源极和第一漏极用作控制栅极，以及将第一栅极和第二栅极用作浮置栅极来代替双层多晶硅工艺制造的控制栅极和浮置栅极。相比较传统基于双层多晶硅工艺的flash单元，本专利使用的方
法不需要额外的工艺制作浮栅，可以减少工艺的复杂度。另外，分开的第一N阱和第二N阱允许将不同电压施加至两个晶体管的N阱。
[0010]基于上述装置的进一步改进，所述第一PMOS晶体管包括第一源极、第一漏极和第一多晶硅栅极，其中，所述第一源极和第一漏极共同连接至字线；以及所述第二PMOS晶体管包括第二源极、第二漏极和第二多晶硅栅极，其中，所述第一多晶硅栅极与第二多晶硅栅极连接在一起，第二源极连接至位线以及所述第二漏极连接至电源线。
[0011]基于上述装置的进一步改进，在对所述P沟道型逻辑存储单元进行编程的过程中，通过对所述字线施加正电压、对所述第二N阱施加零电压、第二源极浮置以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得电子通过带间BTBT遂穿效应被拉入到浮置的所述第一多晶硅栅极和所述第二多晶硅栅极；以及在擦除所述P沟道型逻辑存储单元的过程中，通过对所述字线施加负电压，对所述第二N阱施加正电压以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得浮置的所述第一多晶硅栅极和所述第二多晶硅栅极中的电子通过FN遂穿效应被拉出。
[0012]基于上述装置的进一步改进，所述第一PMOS晶体管的尺寸大于所述第二PMOS晶体管的尺寸。
[0013]另一方面，本专利技术实施例提供了一种非易失性存储器，包括：多行与多列存储单元，所述存储单元为根据上述实施例所述的P沟道型逻辑存储单元；多条位线，分别连接至相应列存储单元中的第二PMOS晶体管的第二源极；以及多条字线，分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极。
[0014]基于上述装置的进一步改进，非易失性存储器包括：多层存储单元，每层存储单元包括所述多行与多列存储单元。
[0015]基于上述装置的进一步改进，非易失性存储器包括：多个第一选通晶体管，连接至每列存储单元中的首行存储单元作为第一行存储单元的选通晶体管或者连接至所述多层存储单元中的首层存储单元作为首层存储单元的选通晶体管；以及多个第二选通晶体管，连接至每列存储单元中的尾行存储单元作为尾行存储单元的选通晶体管或者连接至所述多层存储单元中的尾层存储单元作为尾层存储单元的选通晶体管。
[0016]基于上述装置的进一步改进，非易失性存储器，所述非易失性存储器包括2D NAND阵列，其中，所述2D NAND阵列还包括：栅极选通数据线，连接至所述多个第一选通晶体管的栅极；所述多个第一选通晶体管的源极分别连接至所述多条位线中的相应位线，以及所述多个第一选通晶体管的漏极分别连接至所述第一行存储单元中的相应存储单元的第二PMOS晶体管的第二源极；栅极选通电源线，连接至所述多个第二选通晶体管的栅极；所述多个第二选通晶体管的源极分别连接至所述尾行存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及所述多个第二选通晶体管的漏极连接至所述电源线。
[0017]基于上述装置的进一步改进，所述非易失性存储器包括3D NAND阵列，其中，所述3D NAND阵列还包括：多条栅极选通数据线，分别连接至与所述首层存储单元中的相应列第一选通晶体管的栅极，其中，所述多个第一选通晶体管包括多行与多路选通晶体管；所述每行第一选通晶体管的源极分别连接至所述首层存储单元中的所述多条位线的相应位线，以及所述每行第一选通晶体管的漏极分别连接至所述首层存储单元中的相应存储单元的第二PMOS晶体管的第二源极；栅极选通电源线，连接至所述多个第二选通晶体管的栅极；以及
所述多个第二选通晶体管的源极分别连接至所述尾层存储单元中的相应存储单元的第二PMOS晶体管的第二漏极以及所述多个第二选通晶体管的漏极连接至所述电源线。
[0018]基于上述装置的进一步改进，所述非易失性存储器包括2D NOR阵列，所述2D NOR阵列的存储单元还包括第三PMOS晶体管，其中，每个第三PMOS晶体管的第三源极连接至每个第二漏极；所述多条电源控制线分别连接至相应行存储单元中的第三PMOS晶体管的第三漏极；以及多条栅极选通线分别连接至相应行存储单元中的第三PMOS晶体管的第三栅极。
[0019]与现有技术相比，本专利技术至少可实现如下有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种P沟道型逻辑存储单元，其特征在于，包括：两个PMOS晶体管，其中，每个PMOS晶体管包括：N阱，设置在半导体衬底上方并且掺杂有P型掺杂剂；源极和漏极，设置在所述N阱中并且所述源极和所述漏极通过所述N阱的凸出部分间隔开；栅极，设置在部分源极、所述N阱的凸出部分和部分漏极上方，其中，第一PMOS晶体管的第一N阱与所述第二PMOS晶体管的第二N阱分离开。2.根据权利要求1所述的P沟道型逻辑存储单元，其特征在于，所述第一PMOS晶体管包括第一源极、第一漏极和第一多晶硅栅极，其中，所述第一源极和第一漏极共同连接至字线；以及所述第二PMOS晶体管包括第二源极、第二漏极和第二多晶硅栅极，其中，所述第一多晶硅栅极与第二多晶硅栅极连接在一起，第二源极连接至位线以及所述第二漏极连接至电源线。3.根据权利要求2所述的P沟道型逻辑存储单元，其特征在于，在对所述P沟道型逻辑存储单元进行编程的过程中，通过对所述字线施加正电压、对所述第二N阱施加零电压以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得浮置的所述第一多晶硅栅极和所述第二多晶硅栅极中的电子通过带间BTBT遂穿效应被拉入；以及在擦除所述P沟道型逻辑存储单元的过程中，通过对所述字线施加零电压，对所述第二N阱施加正电压以及连接在一起的所述第一多晶硅栅极和所述第二多晶硅栅极浮置，使得浮置的所述第一多晶硅栅极和所述第二多晶硅栅极中的电子通过FN遂穿效应被拉出。4.根据权利要求1所述的P沟道型逻辑存储单元，其特征在于，所述第一PMOS晶体管的尺寸大于所述第二PMOS晶体管的尺寸。5.一种非易失性存储器，其特征在于，包括：多行与多列存储单元，所述存储单元为根据权利要求1至3中的任一项所述的P沟道型逻辑存储单元；多条位线，分别连接至相应列存储单元中的第二PMOS晶体管的第二源极；以及多条字线，分别连接至相应行存储单元中的第一PMOS晶体管的第一源极和第一漏极。6.根据权利要求5所述的非易失性存储器，其特征在于，包括：多层存储单元，每层存储单元包括所述多行与多列存储单元。7.根据权利要求5或6所述的非易失性存储器，其特征在于，包括：多个第一选通晶体管，连接至每列存储单元中的首行存储单元作为...

【专利技术属性】
技术研发人员：窦春萌，李伟增，王琳方，叶望，安俊杰，高行行，李泠，刘明，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：