用于半导体器件的互连结构制造技术

一种形成半导体器件的方法，包括：在第一电介质层中形成第一导电特征，第一电介质层设置在衬底之上；在第一电介质层之上形成第二电介质层；使用经图案化的掩模层来蚀刻第二电介质层，以在第二电介质层中形成开口，其中，该开口使第一导电特征暴露；在蚀刻后，执行灰化工艺以去除经图案化的掩模层；在灰化工艺之后对开口进行湿法清洁，其中，该湿法清洁使开口的底部部分扩大；以及用第一导电材料来填充开口。口。口。

【技术实现步骤摘要】
用于半导体器件的互连结构


[0001]本公开涉及半导体器件，尤其涉及用于半导体器件的互连结构。

技术介绍

[0002]高密度集成电路(例如超大规模集成(VLSI)电路)通常由用作三维布线结构的多个金属互连形成。多个互连的目的是将密集包装的器件正确地链接在一起。随着集成程度的提高，金属互连之间的寄生电容效应相应地增加，而寄生电容效应导致RC延迟和串扰。为了减小寄生电容并提高金属互连之间的导电速度，通常使用低k电介质材料来形成层间电介质(ILD)层和金属间电介质(IMD)层。
[0003]在IMD层中形成金属线和过孔。形成工艺可以包括在第一导电特征之上形成蚀刻停止层，以及在蚀刻停止层之上形成低k电介质层。低k电介质层和蚀刻停止层被图案化，以形成沟槽和过孔开口。然后用导电材料来填充沟槽和过孔开口，然后进行平坦化工艺以去除多余的导电材料，从而形成金属线和过孔。
[0004]随着在先进的半导体制造工艺中特征尺寸持续缩小，半导体制造面临新的挑战。在本领域中需要适用于先进的半导体制造工艺的用于互连结构的结构和方法。

技术实现思路

[0005]根据本公开的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；在所述第一电介质层之上形成第二电介质层；使用经图案化的掩模层来蚀刻所述第二电介质层，以在所述第二电介质层中形成开口，其中，所述开口使所述第一导电特征暴露；在所述蚀刻后，执行灰化工艺以去除所述经图案化的掩模层；在所述灰化工艺之后对所述开口进行湿法清洁，其中，所述湿法清洁使所述开口的底部部分扩大；以及用第一导电材料来填充所述开口。
[0006]根据本公开的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征；在所述第一电介质层之上形成第二电介质层；在所述第二电介质层中形成开口，以暴露所述第一导电特征的上表面，其中，形成所述开口包括执行各向异性等离子体蚀刻工艺；在形成所述开口之后，用与所述各向异性等离子体蚀刻工艺不同的等离子体工艺来处理所述第一导电特征；以及在所述等离子体工艺之后，使用去离子水来清洁所述开口，其中，所述清洁使所述开口的底部部分扩大。
[0007]根据本公开的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；在所述第一电介质层之上形成第二电介质层；蚀刻所述第二电介质层以在所述第二电介质层中形成开口，其中，所述第一导电特征在所述开口的底部处暴露；在所述蚀刻之后，用等离子体工艺来处理所述第一导电特征，其中，所述等离子体工艺将所述第一导电特征的上部转化为第一材料；在所述等离子体工艺之后，通过湿法清洁工艺来清洁所述开口，其中，所述湿法清洁工艺包括使用去离子水的湿法清洁步骤，其中，所述去离子水去除所述第一材料并扩大所述开口
的底部；以及在所述清洁之后，用导电材料来填充所述开口。
附图说明
[0008]当结合附图阅读以下详细描述时，从以下详细描述可最佳地理解本公开的各个方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
[0009]图1至图3、图4A、图4B、以及图5至图8示出了根据一种实施例的在制造的各个阶段的半导体器件的截面图。
[0010]图9示出了根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
[0011]下面的公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或在第二特征上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
[0012]此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。除了图中所示的方向之外，空间相关术语还意在涵盖正在使用或操作的器件的不同方向。装置可以以其他方式定向(旋转90度或处于其他方向)，并且本文中使用的空间相关描述符也可以相应地解释。在本文的整个具体实施方式中，除非另有说明，否则不同附图中的相同或类似的附图标记指代通过相同或类似的形成方法、使用(一种或多种)相同或类似的材料而形成的相同或类似的元素。
[0013]根据一些实施例，提供了一种半导体器件的互连结构及其形成方法。在一些实施例中，执行各向异性等离子体蚀刻工艺以在第二电介质层中形成开口，其中，该开口暴露第一电介质层中的导电特征，该第一电介质层位于第二电介质层下面。在形成开口之后，用等离子体工艺处理该导电特征，其中，该等离子体工艺将该导电特征的上部部分转换为第一材料。在等离子体工艺之后，使用去离子水(DIW)来执行多步骤湿法清洁工艺，以清洁开口。DIW溶解并去除第一材料，从而扩大开口的底部部分。然后形成导电材料以填充开口，从而形成过孔。所形成的过孔的扩大的底部部分可以捕获通过过孔和第二电介质层之间的缝隙渗入的CMP研磨液(slurry)，并且可以减少由于研磨液对导电特征的蚀刻而导致的导电特征的上表面的凹陷。
[0014]图1至图3、图4A、图4B、以及图5至图8示出了根据一种实施例的在制造的各个阶段的半导体器件100的截面图。半导体器件100可以是包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电感器、电阻器等)的器件晶圆。在一些实施例中，半导体器件100是内插器晶圆(interposer wafer)，其可以包括也可以不包括有源器件和/或无源器件。根据本公开的又一实施例，半导体器件100是封装衬底条带，其可以是其中具有芯的封装衬底，或者可以是无芯的封装衬底。在随后的讨论中，将器件晶圆用作半导体器件100的示例。如本领域技术人员容易理解的，本公开的教导还可以应用于内插器晶圆、封装衬底或
其他半导体结构。
[0015]如图1所示，半导体器件100包括半导体衬底101(也称为衬底)。半导体衬底101可以包括半导体材料，例如掺杂或未掺杂的硅、或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底101可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述的组合。也可以使用其他衬底，例如多层衬底或梯度衬底。
[0016]例如在半导体制造的前段(FEOL)处理中，在衬底101中或在衬底101上形成诸如晶体管、电阻器、电容器、电感器、二极管之类的电气组件。在图1的示例中，半导体鳍103(也称为鳍)被形成为突本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；在所述第一电介质层之上形成第二电介质层；使用经图案化的掩模层来蚀刻所述第二电介质层，以在所述第二电介质层中形成开口，其中，所述开口使所述第一导电特征暴露；在所述蚀刻后，执行灰化工艺以去除所述经图案化的掩模层；在所述灰化工艺之后对所述开口进行湿法清洁，其中，所述湿法清洁使所述开口的底部部分扩大；以及用第一导电材料来填充所述开口。2.根据权利要求1所述的方法，其中，所述湿法清洁去除所述第一导电特征的远离所述衬底的顶部部分，并且在所述第二电介质层之下形成底切。3.根据权利要求1所述的方法，其中，在所述湿法清洁之后，所述开口的底部部分垂直地延伸到所述第一导电特征中，并且横向地延伸超过所述第二电介质层的被所述开口暴露的侧壁。4.根据权利要求1所述的方法，其中，蚀刻所述第二电介质层包括通过执行第一等离子体工艺来蚀刻所述第二电介质层，其中，执行所述灰化工艺包括执行与所述第一等离子体工艺不同的第二等离子体工艺。5.根据权利要求4所述的方法，其中，所述第一等离子体工艺是使用包括氟化物的气体源来执行的，其中，所述第二等离子体工艺是使用包括氢的气体源来执行的。6.根据权利要求5所述的方法，其中，所述氟化物通过所述第一等离子体工艺而被注入到所述第一导电特征中，其中，所述方法还包括：根据所述第一导电特征中氟化物的浓度，调节所述第二等离子体工艺的RF功率、所述第二等离子体工艺的工艺时间、或所述第二等离子体工艺的压力。7.根据权利要求5所述的方法，其中，所述湿法清洁包括：使用去离...

【专利技术属性】
技术研发人员：王柏荃，陈冠亘，洪嘉阳，潘升良，林焕哲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：