键合结构及其形成方法技术

本发明专利技术涉及一种键合结构及其形成方法，所述键合结构的形成方法包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；提供第二基底，所述第二基底具有相对的第一表面和第二表面，其中所述第二基底的第一表面形成有单晶硅层和键合介质层，所述键合介质层形成于所述单晶硅层表面；将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；所述第二基底与所述第一基底键合之后，从所述第二基底的第二表面减薄所述第二基底，暴露出所述单晶硅层表面；在所述单晶硅层表面形成半导体器件。所述键合结构的键合质量得到提高。所述键合结构的键合质量得到提高。所述键合结构的键合质量得到提高。

【技术实现步骤摘要】
键合结构及其形成方法
[0001]本申请是申请号为201910116433.6、申请日为2019年02月15日、专利技术名称为“键合结构及其形成方法”的中国专利申请的分案申请。


[0002]本专利技术涉及半导体
，尤其涉及一种键合结构及其形成方法。

技术介绍

[0003]近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
[0004]在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，所述存储阵列结和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过混合键合方式，将CMOS电路晶圆键合到存储整列结构上方。存储阵列结构的金属通孔与CMOS电路结构中的金属通孔键合连接。
[0005]混合键合方式，需要两片晶圆严格对准，一旦有错位会导致连接失败良率降低。并且，由于存储阵列晶圆具有复杂的薄膜叠层结构。CMOS电路晶圆与存储阵列晶圆键合过程中还容易出现气泡、剥离甚至破片等问题，对于晶圆的接触界面质量有着极高的要求，两边之间的形变和应力不同容易导致错位问题。
[0006]如何提高晶圆之间的键合质量，是目前亟待解决的问题。
专利
技术实现思路

[0007]本专利技术提供一种键合结构及其形成方法，以提高键合质量。
[0008]本专利技术提供一种键合结构的形成方法，包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；
[0009]提供第二基底，所述第二基底具有相对的第一表面和第二表面，其中所述第二基底的第一表面形成有单晶硅层和键合介质层，所述键合介质层形成于所述单晶硅层表面；
[0010]将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；
[0011]所述第二基底与所述第一基底键合之后，从所述第二基底的第二表面减薄所述第二基底，暴露出所述单晶硅层表面；
[0012]在所述单晶硅层表面形成半导体器件。
[0013]可选的，在所述单晶硅层表面形成半导体器件之后，还包括：
[0014]形成覆盖所述单晶硅层的表面及所述半导体器件的层间介质层，所述层间介质层的表面平坦；
[0015]形成贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部，所述贯穿接触部与所述电接触部电连接。
[0016]可选的，形成贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部的具体步骤包括：
[0017]形成贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部，并同时形成位于所述层间介质层内的导电接触部，所述导电接触部连接所述半导体器件。
[0018]可选的，还包括：在所述层间介质层表面形成互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。
[0019]可选的，所述键合介质层为氧化硅层。
[0020]可选的，所述半导体器件至少包括MOS晶体管。
[0021]可选的，所述第一基底内形成有存储结构，所述电接触部与所述存储结构之间具有电连接。
[0022]可选的，所述存储结构为3D NAND存储结构。
[0023]本专利技术的技术方案还提供一种键合结构，包括：第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；
[0024]第二基底，所述第二基底具有相对的第一表面和第二表面，所述第二基底的第一表面通过键合介质层与所述第一基底的第一表面键合连接；所述第二基底包括一单晶硅层，所述键合介质层位于所述单晶硅层与所述第一基底之间；
[0025]所述第二基底的第二表面上形成有半导体器件。
[0026]可选的，还包括：
[0027]覆盖所述单晶硅层背离所述键合介质层的表面、及覆盖所述半导体器件的层间介质层，所述层间介质层的表面平坦；
[0028]贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部，所述贯穿接触部与所述电接触部电连接。
[0029]可选的，还包括：
[0030]位于所述层间介质层内的导电接触部，所述导电接触部连接所述半导体器件。
[0031]可选的，还包括：位于所述层间介质层表面的互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。
[0032]可选的，所述键合介质层为氧化硅层。
[0033]可选的，所述半导体器件至少包括MOS晶体管。
[0034]可选的，所述第一基底内形成有存储结构，所述电接触部与所述存储结构之间具有电连接。
[0035]可选的，所述存储结构为3D NAND存储结构。
[0036]本专利技术的键合结构的形成方法将第一基底和第二基底通过一键合介质层进行键合，无需进行混合键合，从而降低了晶圆对准的要求，从而提高键合质量，提高产品良率。
[0037]进一步，本专利技术的键合结构的形成方法中，在第一基底和第二基底键合之后，通过形成贯穿所述第二基底至第一基底的贯穿接触部，实现所述第一基底和第二基底内的半导体器件之间的电连接，因此无需考虑键合界面电连接性能。同时，也无需再第二基底与第一
基底的键合界面上形成键合互连结构，从而可以节约形成键合互连结构的光罩，降低工艺成本。
附图说明
[0038]图1至图12为本专利技术具体实施方式的键合结构的形成过程的结构示意图。
具体实施方式
[0039]下面结合附图对本专利技术提供的键合结构及其形成方法的具体实施方式做详细说明。
[0040]请参考图1至图8，为本专利技术一具体实施方式的键合结构的形成过程的结构示意图。
[0041]请参考图1，提供第一基底100，所述第一基底100内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平。
[0042]所述第一基底100可以为半导体衬底，所述半导体衬底上还可以形成有介质层，以及形成于所述介质层内的半导体器件以及互连结构等。
[0043]该具体实施方式中，所述第一基底100包括：衬底101、形成于所述衬底101上的器件层102以及形成于所述器件层102上的互连层103。所述衬底101可以为硅晶圆，所述器件层102内形成有存储结构，包括多个存储串；所述互连层103包括多层介电层以及电接触部。该具体实施方式中，所述电接触部包括：至少连接所述存储串的导电插塞1031、位于所述导电插塞1031上层的第一金属层1032，位于所述第一金属层1032上层的第一导电通孔1033以及位于所述第一导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种键合结构的形成方法，其特征在于，包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；提供第二基底，所述第二基底具有相对的第一表面和第二表面，其中所述第二基底的第一表面形成有单晶硅层和键合介质层，所述键合介质层形成于所述单晶硅层表面；将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；所述第二基底与所述第一基底键合之后，从所述第二基底的第二表面减薄所述第二基底，暴露出所述单晶硅层表面；在所述单晶硅层表面形成半导体器件。2.根据权利要求1所述的键合结构的形成方法，其特征在于，在所述单晶硅层表面形成半导体器件之后，还包括：形成覆盖所述单晶硅层的表面及所述半导体器件的层间介质层，所述层间介质层的表面平坦；形成贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部，所述贯穿接触部与所述电接触部电连接。3.根据权利要求2所述的键合结构的形成方法，其特征在于，形成贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部的具体步骤包括：形成贯穿所述层间介质层、所述单晶硅层和所述键合介质层的贯穿接触部，并同时形成位于所述层间介质层内的导电接触部，所述导电接触部连接所述半导体器件。4.根据权利要求2所述的键合结构的形成方法，其特征在于，还包括：在所述层间介质层表面形成互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。5.根据权利要求1所述的键合结构的形成方法，其特征在于，所述键合介质层为氧化硅层。6.根据权利要求1所述的键合结构的形成方法，其特征在于，所述半导体器件至少包括MOS晶体管。7.根据权利要求1所述的键合结构的形成方法，其特征在于，所述第一基...

【专利技术属性】
技术研发人员：范鲁明，刘毅华，刘峻，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：