一种浮栅型分栅闪存工艺方法技术

本发明专利技术提供一种浮栅型分栅闪存工艺方法，在P型衬底上生长浮栅氧化层、第一氮化硅层；形成P型阱，去除第一氮化硅层，在浮栅多晶硅层上形成氧化硅层、第二氮化硅层、牺牲氧化硅层及第三氮化硅层；去除第三氮化硅层；淀积第四氮化硅层，形成侧墙；去除第四氮化硅层；去除侧墙和牺牲氧化硅层及第二氮化硅层、氧化硅层、浮栅多晶硅层及浮栅氧化层；去除牺牲氧化硅层上的第四氮化硅层，去除被暴露的牺牲氧化硅层；沉积选择栅介质层，形成选择栅多晶硅层并掺杂；在选择栅多晶硅层顶部形成保护氧化层；去除第三、第四氮化硅层；刻蚀牺牲氧化硅层、第二氮化硅层、氧化硅层、浮栅多晶硅层，形成LDD区；形成第一、第二侧墙介质层；形成源漏重掺杂区。形成源漏重掺杂区。形成源漏重掺杂区。

【技术实现步骤摘要】
一种浮栅型分栅闪存工艺方法


[0001]本专利技术涉及半导体
，特别是涉及一种浮栅型分栅闪存工艺方法。

技术介绍

[0002]分栅(split
‑
gate)闪存技术由于其可以容忍过擦除效应被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。
[0003]现有的2
‑
bit/cell(又名NROM：Nitrided ROM)电荷俘获型闪存的结构如右下图，操作方式如左下图。该器件结构有如下特点，存储介质层是电荷俘获型材料氮化物(Nitride)，利用陷阱电荷在氮化物中不可自由移动的特性使得单个栅极结构可在源漏结上方各形成一个局部存储电荷的区域，从而实现2
‑
Bit存储，如右下图。该器件采用沟道热电子(Channel hot electron)编程，带带隧穿产生的热空穴(Band
‑
to
‑
Band tunneling hot hole)进行擦除，采用反向读取操作进行数据读取，如左下图。
[0004]该器件结构由于没有选择管(Select
‑
gate，SG)，即该结构不是分栅结构，因此该器件无法容忍过擦除效应。为了避免过擦除，需要更复杂的外围电路设计来辅助器件不发生过擦除操作。此外，该器件的存储介质是氮化物，采用导电型浮栅的存储材料无法实现2
‑
Bit存储。相比于电荷俘获型介质层，由于浮栅是导电型的存储材料，在源漏结上方注入的、存储到浮栅中的电子可以在浮栅的任何地方擦除，因此不会导致编程擦除操作的电荷注入到浮栅中的位置不同而导致编程擦除的失配。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种浮栅型分栅闪存工艺方法，用于解决现有技术中编程擦除操作的电荷注入到浮栅中的位置不同而导致编程擦除的失配的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种浮栅型分栅闪存工艺方法，至少包括：
[0007]步骤一、提供P型衬底，在所述P型衬底上生长浮栅氧化层；之后依次在所述浮栅氧化层上生长浮栅多晶硅层和第一氮化硅层；接着在所述P型衬底形成STI区，同时定义出有源区；
[0008]步骤二、在所述有源区注入形成中高压P型阱，并去除所述第一氮化硅层，之后在所述浮栅多晶硅层上依次形成氧化硅层、第二氮化硅层、牺牲氧化硅层以及第三氮化硅层；接着光刻定义闪存单元区域的开口区域，以所述牺牲氧化硅层为刻蚀停止层刻蚀去除所述开口区域的所述第三氮化硅层，形成凹槽；接着淀积第四氮化硅层，并在所述凹槽侧壁的所述第四氮化硅层上形成侧墙；
[0009]步骤三、去除位于所述侧墙之间、所述牺牲氧化硅层上的所述第四氮化硅层；之后去除所述侧墙；
[0010]步骤四、去除被暴露的所述牺牲氧化硅层以及所述被暴露的牺牲氧化硅层以下的所述第二氮化硅层、所述氧化硅层、浮栅多晶硅层以及浮栅氧化层；
[0011]步骤五、去除所述凹槽区域内的所述牺牲氧化硅层上的所述第四氮化硅层，将所述牺牲氧化硅层部分暴露，去除位于所述第二氮化硅层上被暴露的所述牺牲氧化硅层；
[0012]步骤六、沉积选择栅介质层覆盖所述凹槽上表面，之后在所述凹槽内填充选择栅多晶硅层，并对所述选择栅多晶硅层进行掺杂；接着以所述第三氮化硅层为停止层对所述选择栅多晶硅层进行研磨；之后在所述选择栅多晶硅层顶部形成保护氧化层；
[0013]步骤七、刻蚀去除所述第三氮化硅层和第四氮化硅层；之后以所述保护氧化层和选择栅介质层自对准依次刻蚀所述牺牲氧化硅层、第二氮化硅层、氧化硅层、浮栅多晶硅层，并注入形成LDD区；
[0014]步骤八、形成第一侧墙介质层和依附于所述第一侧墙介质层的第二侧墙介质层；之后进行源漏重掺杂注入形成源漏重掺杂区。
[0015]优选地，步骤一中在通过形成所述STI区的工艺定义出所述有源区，所述有源区为浮栅闪存和外围逻辑区的有源区。
[0016]优选地，步骤二中淀积的所述第四氮化硅层覆盖在所述凹槽的底部和侧壁以及所述第三氮化硅层的上表面。
[0017]优选地，步骤二中形成所述侧墙的方法为：淀积多晶硅填充在所述凹槽，之后利用各项异性刻蚀去除所述凹槽底部和所述凹槽两侧的第四氮化硅层上的多晶硅，在所述凹槽侧壁的所述第四氮化硅层上形成侧墙。
[0018]优选地，步骤三中去除所述侧墙之间、所述牺牲氧化硅层上的所述第四氮化硅层的方法为：以所述侧墙为掩膜，自对准刻蚀以去除所述第四氮化硅层。
[0019]优选地，步骤三中去除所述侧墙的方法为：以所述牺牲氧化硅层、所述第三氮化硅层以及所述第四氮化硅层为掩膜，采用湿法刻蚀去除所述侧墙。
[0020]优选地，步骤四中刻蚀所述第二氮化硅层的同时，会刻蚀部分所述第三氮化硅层和所述第四氮化硅层。
[0021]优选地，步骤六中通过热氧化在所述选择栅多晶硅层顶部形成保护氧化层。
[0022]优选地，步骤七中注入形成所述LDD区通过轻掺杂注入形成。
[0023]优选地，步骤八中通过注入Hao离子形成所述源漏重掺杂区110。
[0024]如上所述，本专利技术的浮栅型分栅闪存工艺方法，具有以下有益效果：本专利技术的方法在栅极的正中间将导电的浮栅多晶硅层自对准刻蚀去除，形成两个独立的导电的浮栅，因此可实现浮栅型导电存储材料的两个Bit数据的存储，引入选择栅器件使得器件可以容忍过擦除操作，此外，该工艺是自对准工艺，可以进一步减小闪存单元的面积，同时不受光刻工艺的限制。
附图说明
[0025]图1显示为本专利技术中形成的浮栅氧化层、浮栅多晶硅层、氮化硅层及STI区在宽度方向的剖面结构示意图；
[0026]图2显示为本专利技术中形成的氧化硅层、氮化硅层、牺牲氧化硅层以及第二氮化硅层在长度方向的剖面结构示意图；
[0027]图3显示为本专利技术中去除第四氮化硅层和侧墙后的长度方向剖面图；
[0028]图4显示为本专利技术中刻蚀去除第二氮化硅层、氧化硅层、浮栅多晶硅层以及浮栅氧化层后的长度方向的剖面结构示意图；
[0029]图5显示为本专利技术中去除牺牲氧化硅层上的所述第四氮化硅层以及被暴露的牺牲氧化硅层后的剖面结构示意图；
[0030]图6显示为本专利技术中形成选择栅介质层和选择栅多晶硅层后在长度方向的剖面结构示意图；
[0031]图7显示为本专利技术中去除第三氮化硅层和第四氮化硅层并形成LDD区后在长度方向的剖面结构示意图；
[0032]图8显示为本专利技术中第一、第二侧墙介质层以及源漏重掺杂区后在长度方向的剖面结构示意图；
[0033]图9显示为本专利技术中浮栅型分栅闪存工艺形成的器件在编程和擦除情况下的读电流和电压关系曲线仿真图。
具体实施方式
[0034]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种浮栅型分栅闪存工艺方法，其特征在于，至少包括：步骤一、提供P型衬底，在所述P型衬底上生长浮栅氧化层；之后依次在所述浮栅氧化层上生长浮栅多晶硅层和第一氮化硅层；接着在所述P型衬底形成STI区，同时定义出有源区；步骤二、在所述有源区注入形成中高压P型阱，并去除所述第一氮化硅层，之后在所述浮栅多晶硅层上依次形成氧化硅层、第二氮化硅层、牺牲氧化硅层以及第三氮化硅层；接着光刻定义闪存单元区域的开口区域，以所述牺牲氧化硅层为刻蚀停止层刻蚀去除所述开口区域的所述第三氮化硅层，形成凹槽；接着淀积第四氮化硅层，并在所述凹槽侧壁的所述第四氮化硅层上形成侧墙；步骤三、去除位于所述侧墙之间、所述牺牲氧化硅层上的所述第四氮化硅层，将所述牺牲氧化硅层的一部分暴露；之后去除所述侧墙；步骤四、去除被暴露的所述牺牲氧化硅层以及所述被暴露的牺牲氧化硅层以下的所述第二氮化硅层、所述氧化硅层、浮栅多晶硅层以及浮栅氧化层；步骤五、去除所述凹槽区域内的所述牺牲氧化硅层上的所述第四氮化硅层，将所述牺牲氧化硅层部分暴露，去除位于所述第二氮化硅层上被暴露的所述牺牲氧化硅层；步骤六、沉积选择栅介质层覆盖所述凹槽上表面，之后在所述凹槽内填充选择栅多晶硅层，并对所述选择栅多晶硅层进行掺杂；接着以所述第三氮化硅层为停止层对所述选择栅多晶硅层进行研磨；之后在所述选择栅多晶硅层顶部形成保护氧化层；步骤七、刻蚀去除所述第三氮化硅层和第四氮化硅层；之后以所述保护氧化层和选择栅介质层自对准依次刻蚀所述牺牲氧化硅层、第二氮化硅层、氧化硅层、浮栅多晶硅层，并注入形成LDD区；步骤八、形成第一侧墙介质层和依附于所述第一侧墙介质层的第二侧墙介质层；之后进行源漏重掺杂注入...

【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：