在逻辑工艺中集成高压CMOS的工艺集成方法技术

本发明专利技术公开了一种在逻辑工艺中集成高压CMOS的工艺集成方法，包括：步骤一、形成高压CMOS的第一沟道区；步骤二、形成高压CMOS的第一漂移区；步骤三、进行第一次炉管热推阱；步骤四、采用第一次热氧化工艺形成高压栅氧化层；步骤五、形成浅沟槽隔离，位于高压CMOS的形成区域的第一浅沟槽隔离的深度小于位于逻辑器件的形成区域中的第二浅沟槽隔离的深度；步骤六、在逻辑器件的形成区域中完成栅极导电材料层的形成工艺之前的工艺，之后形成栅极导电材料层；步骤七、进行第一导电类型重掺杂的源漏注入。本发明专利技术能消除高压CMOS所需要的热过程对有源区产生的应力并从而消除由应力产生的有源区缺陷，提高高压栅氧化层的质量和高压CMOS的性能。的性能。的性能。

【技术实现步骤摘要】
在逻辑工艺中集成高压CMOS的工艺集成方法


[0001]本专利技术涉及一种半导体集成电路制造方法，特别涉及一种在逻辑工艺中集成高压CMOS的工艺集成方法。

技术介绍

[0002]高压CMOS技术是屏幕显示驱动芯片的制作工艺。其特点是，高压CMOS器件需要与逻辑工艺集成，以实现高压驱动和逻辑信号处理的有机结合。
[0003]高压CMOS器件的栅极和漏极都需要承受高压，因此需要有厚栅氧化层即厚栅氧化硅介质层，也需要有经过热推阱形成较均匀掺杂的漏端漂移区，这些都需要在工艺中引入大量的热过程。虽然这些热过程在逻辑器件制作前完成，但如果热过程发生在逻辑工艺的浅沟槽隔离(STI)之后，就会在有源区形成较大应力，引起有源区的缺陷和位错，造成器件的失效。
[0004]高压CMOS的厚栅氧化硅的氧化工艺如果在STI之后完成，在STI的边缘区氧化速度偏慢，造成高压CMOS的栅氧化层厚度不均匀，在Id
‑
Vg曲线中有双峰出现，形成器件的高漏电流现象，Id为漏极电流，Vg为栅极电压。
[0005]高压CMOS的低导通电阻要求其漂移区的STI的深度不宜太深，与先进逻辑工艺的STI深度不兼容。

技术实现思路

[0006]本专利技术所要解决的技术问题是提供一种在逻辑工艺中集成高压CMOS的工艺集成方法，能消除高压CMOS所需要的热过程对有源区产生的应力并从而消除由应力产生的有源区缺陷，还能同时提高CMOS的性能。
[0007]为解决上述技术问题，本专利技术提供的在逻辑工艺中集成高压CMOS的工艺集成方法中逻辑器件的工作电压小于高压CMOS的工作电压，包括如下步骤：
[0008]步骤一、在所述高压CMOS的形成区域的选定区域的半导体衬底中形成第二导电类型掺杂的第一沟道区。
[0009]步骤二、在所述高压CMOS的形成区域的选定区域的所述半导体衬底中形成第一导电类型掺杂的第一漂移区。
[0010]步骤三、进行第一次炉管热推阱，所述炉管热推阱具有第一热过程，所述第一热过程越多所述第一漂移区的掺杂均匀性越好，所述第一热过程增加到使所述第一漂移区的掺杂均匀性提高到满足所述高压CMOS的耐压要求。
[0011]步骤四、采用第一次热氧化工艺在所述高压CMOS的形成区域的所述半导体衬底表面形成高压栅氧化层，所述第一次热氧化工艺具有第二热过程，所述第二热过程越多，所述高压栅氧化层的厚度越厚，所述第二热过程增加到使所述高压栅氧化层满足所述高压CMOS的耐压要求。
[0012]步骤五、形成浅沟槽隔离，所述浅沟槽隔离包括位于所述高压CMOS的形成区域的
第一浅沟槽隔离和位于所述逻辑器件的形成区域中的第二浅沟槽隔离，利用形成所述浅沟槽隔离之前在所述高压CMOS的形成区域中形成有所述高压栅氧化层的特点，使所述第一浅沟槽隔离的深度小于所述第二浅沟槽隔离的深度。
[0013]所述浅沟槽隔离所围区域的所述半导体衬底作为有源区，利用所述第一热过程和所述第二热过程都位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷。
[0014]所述第一次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前则保证所述高压栅氧化层的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述高压栅氧化层的均匀性。
[0015]步骤六、在所述逻辑器件的形成区域中完成栅极导电材料层的形成工艺之前的工艺，之后，同时在所述高压CMOS的形成区域和所述逻辑器件的形成区域中形成栅极导电材料层。
[0016]步骤七、进行第一导电类型重掺杂的源漏注入同时在所述高压CMOS的形成区域和所述逻辑器件的形成区域形成源漏区。
[0017]进一步的改进是，所述逻辑器件包括中压CMOS和低压CMOS，所述中压CMOS的工作电压小于高压CMOS的工作电压以及所述中压CMOS的工作电压大于低压CMOS的工作电压。
[0018]进一步的改进是，所述中压CMOS的中压栅氧化层采用第二次热氧化工艺形成，且所述第二次热氧化工艺放置在步骤四的所述第一次热氧化工艺之后以及步骤五的所述浅沟槽隔离形成工艺之前；所述中压栅氧化层的厚度薄于所述高压栅氧化层的厚度。
[0019]所述第二次热氧化工艺具有第三热过程，利用所述第三热过程位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷。
[0020]同时利用所述第二次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前来保证所述中压栅氧化层的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述中压栅氧化层的均匀性。
[0021]进一步的改进是，步骤六包括如下分步骤：
[0022]步骤61、在所述中压CMOS的形成区域中形成所述中压CMOS的具有第二导电类型掺杂的第二沟道区。
[0023]步骤62、在所述低压CMOS的形成区域中形成所述低压CMOS的具有第二导电类型掺杂的第三沟道区。
[0024]步骤63、去除所述低压CMOS的形成区域中的所述中压栅氧化层。
[0025]步骤64、进行第三次热氧化工艺在所述低压CMOS的形成区域的所述半导体衬底表面形成低压栅氧化层。
[0026]步骤65、形成所述栅极导电材料层并对所述栅极导电材料层进行图形化刻蚀，将图形化后的所述栅极导电材料层所覆盖区域外的所述高压栅氧化层、所述中压栅氧化层和所述低压栅氧化层去除。
[0027]进一步的改进是，所述栅极导电材料层采用多晶硅栅。
[0028]进一步的改进是，所述半导体衬底包括硅衬底。
[0029]进一步的改进是，所述高压CMOS包括高压NMOS和高压PMOS。
[0030]对于所述高压NMOS，第一导电类型为N型，第二导电类型为P型。
[0031]对于所述高压PMOS，第一导电类型为P型，第二导电类型为N型。
[0032]进一步的改进是，步骤一中，所述高压NMOS的所述第一沟道区和所述高压PMOS的所述第一沟道区分开进行。
[0033]步骤二中，所述高压NMOS的所述第一漂移区和所述高压PMOS的所述第一漂移区分开进行。
[0034]进一步的改进是，步骤三和步骤四中，所述高压NMOS和所述高压PMOS的形成区域的工艺同时进行。
[0035]进一步的改进是，所述中压CMOS包括中压NMOS和中压PMOS；
[0036]对于所述中压NMOS，第一导电类型为N型，第二导电类型为P型；
[0037]对于所述中压PMOS，第一导电类型为P型，第二导电类型为N型。
[0038]进一步的改进是，步骤61中，所述中压NMOS的所述第二沟道区和所述中压PMOS的所述第二沟道区分开进行。
[0039]进一步的改进是，所述低压CMOS包括低压NMOS和低压PMOS；
[0040]对于所述低压NMOS，第一导电类型为N型，第二导电类型为P型；
[0041]对于所述低压PMOS，第一导电类型为P本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在逻辑工艺中集成高压CMOS的工艺集成方法，其特征在于，逻辑器件的工作电压小于高压CMOS的工作电压，包括如下步骤：步骤一、在所述高压CMOS的形成区域的选定区域的半导体衬底中形成第二导电类型掺杂的第一沟道区；步骤二、在所述高压CMOS的形成区域的选定区域的所述半导体衬底中形成第一导电类型掺杂的第一漂移区；步骤三、进行第一次炉管热推阱，所述炉管热推阱具有第一热过程，所述第一热过程越多所述第一漂移区的掺杂均匀性越好，所述第一热过程增加到使所述第一漂移区的掺杂均匀性提高到满足所述高压CMOS的耐压要求；步骤四、采用第一次热氧化工艺在所述高压CMOS的形成区域的所述半导体衬底表面形成高压栅氧化层，所述第一次热氧化工艺具有第二热过程，所述第二热过程越多，所述高压栅氧化层的厚度越厚，所述第二热过程增加到使所述高压栅氧化层满足所述高压CMOS的耐压要求；步骤五、形成浅沟槽隔离，所述浅沟槽隔离包括位于所述高压CMOS的形成区域的第一浅沟槽隔离和位于所述逻辑器件的形成区域中的第二浅沟槽隔离，利用形成所述浅沟槽隔离之前在所述高压CMOS的形成区域中形成有所述高压栅氧化层的特点，使所述第一浅沟槽隔离的深度小于所述第二浅沟槽隔离的深度；所述浅沟槽隔离所围区域的所述半导体衬底作为有源区，利用所述第一热过程和所述第二热过程都位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷；所述第一次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前则保证所述高压栅氧化层的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述高压栅氧化层的均匀性；步骤六、在所述逻辑器件的形成区域中完成栅极导电材料层的形成工艺之前的工艺，之后，同时在所述高压CMOS的形成区域和所述逻辑器件的形成区域中形成栅极导电材料层；步骤七、进行第一导电类型重掺杂的源漏注入同时在所述高压CMOS的形成区域和所述逻辑器件的形成区域形成源漏区。2.如权利要求1所述的在逻辑工艺中集成高压CMOS的工艺集成方法，其特征在于：所述逻辑器件包括中压CMOS和低压CMOS，所述中压CMOS的工作电压小于高压CMOS的工作电压以及所述中压CMOS的工作电压大于低压CMOS的工作电压。3.如权利要求2所述的在逻辑工艺中集成高压CMOS的工艺集成方法，其特征在于：所述中压CMOS的中压栅氧化层采用第二次热氧化工艺形成，且所述第二次热氧化工艺放置在步骤四的所述第一次热氧化工艺之后以及步骤五的所述浅沟槽隔离形成工艺之前；所述中压栅氧化层的厚度薄于所述高压栅氧化层的厚度；所述第二次热氧化工艺具有第三热过程，利用所述第三热过程位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷；同时利用所述第二次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前来保证所述中压栅氧化层的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述中压栅氧化层的均匀性。
4.如权利要求3所述的在逻辑工艺中集成高压CMOS的工艺集成方法，其特征在于：步骤...

【专利技术属性】
技术研发人员：钱文生，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：