半导体存储装置制造方法及图纸

实施方式提供一种能够将选择栅极线高速地设定为所期望的电压的半导体存储装置。实施方式的半导体存储装置具备：多个存储单元；字线，连接于所述多个存储单元的栅极；位线，经由分别连接于所述多个存储单元的一端的多个选择栅极晶体管电连接于所述多个存储单元的一端；2条外部选择栅极线，分别连接于区块两端的2个所述选择栅极晶体管的栅极；1条以上的内部选择栅极线，连接于所述区块的两端以外的1个以上的所述选择栅极晶体管的栅极；以及电压生成电路，在读出记录在所述多个存储单元中的数据时，能够个别地控制对所述外部选择栅极线与内部选择栅极线的电压供给。内部选择栅极线的电压供给。内部选择栅极线的电压供给。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
156299号(申请日：2020年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]近年来，NAND(Not And，与非)型闪速存储器等半导体存储装置因微细化、大容量化的要求，而趋于实现三维结构化。另外，在NAND型闪速存储器中，有时使存储单元晶体管为能够保存1比特(2值)数据的SLC(Single Level Cell，单层单元)，不仅如此，有时也会使存储单元晶体管构成为能够保存2比特(4值)的数据的MLC(Multi Level Cell，多层单元)、能够保存3比特(8值)的数据的TLC(Triple Level Cell，三层单元)或能够保存4比特(16值)的数据的QLC(Quad Level Cell，四层单元)。
[0005]从这样的存储单元晶体管读出数据时，必须准备多种电压，并切换供给至存储单元晶体管的电压。因此，为了提高读出速度，必须使向所期望的目标电压的过渡高速化。

技术实现思路

[0006]本实施方式提供一种能够将选择栅极线高速地设定为所期望的电压的半导体存储装置。
[0007]实施方式的半导体存储装置具备：多个存储单元；字线，连接于所述多个存储单元的栅极；位线，经由分别连接于所述多个存储单元的一端的多个选择栅极晶体管电连接于所述多个存储单元的一端；2条外部选择栅极线，分别连接于区块的两端的2个所述选择栅极晶体管的栅极；1条以上的内部选择栅极线，连接于所述区块的两端以外的1个以上的所述选择栅极晶体管的栅极；以及电压生成电路，在读出记录在所述多个存储单元中的数据时，能够个别地控制对于所述外部选择栅极线与内部选择栅极线的电压供给。
附图说明
[0008]图1是表示实施方式的存储器系统的构成例的框图。
[0009]图2是表示实施方式的非易失性存储器的构成例的框图。
[0010]图3是表示三维结构的NAND存储单元阵列23的区块的构成例的图。
[0011]图4是表示写入动作(编程动作)中的各配线的电位变化的图。
[0012]图5是用来说明1个区块BLK中的各选择栅极线SGD的说明图。
[0013]图6是横轴取时间且纵轴取电压来说明USTRDIS的图。
[0014]图7是表示写入动作(编程动作)中的各配线的电位变化的图。
[0015]图8是利用与图6相同的表述来说明USTRDIS期间中的问题的图。
[0016]图9是表示电压生成电路28的局部构成的框图。
[0017]图10是表示行解码器25的构成的一例的框图。
[0018]图11是表示图9中的驱动器42～44的具体构成的一例的电路图。
[0019]图12是表示图9中的MUX(inner)46的具体构成的一例的电路图。
[0020]图13是表示图9中的MUX(outer)47的具体构成的一例的电路图。
[0021]图14是用来说明实施方式的效果的图。
[0022]图15是表示本专利技术的第2实施方式中所采用的SGD_usel(outer)驱动器的电路图。
[0023]图16是用来说明实施方式的动作的说明图。
[0024]图17是用来说明实施方式的动作的说明图。
[0025]图18是表示SGD_usel(inner)驱动器的电路图。
[0026]图19是表示本专利技术的第3实施方式的框图。
[0027]图20是横轴取时间且纵轴取电压来表示USTRDIS期间中的外部选择栅极线SGD(outer)与内部选择栅极线SGD(inner)的电压变化的图。
具体实施方式
[0028]以下，参照附图对本专利技术的实施方式详细地进行说明。
[0029](第1实施方式)
[0030]本实施方式中，通过能够供给比在电压产生电路中成为目标的目标电压高的过驱动电压，并且根据选择栅极线的种类使过驱动电压的供给电路的电阻值变化，无论选择栅极线的种类如何均使施加到选择栅极线的电压的变化均匀化，能够短时间地达到目标电压。
[0031](存储器系统的构成)
[0032]图1是表示实施方式的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1及非易失性存储器2。存储器系统能够与主机连接。主机例如是个人计算机、移动终端等电子设备。
[0033]非易失性存储器2是非易失地存储数据的半导体存储装置，例如，具备NAND闪速存储器。在本实施方式中，非易失性存储器2作为具有每个存储单元晶体管能够存储3比特的存储单元晶体管的NAND存储器，即3bit/Cell(TLC：Triple Level Cell)的NAND存储器进行说明，但并不限定于此。非易失性存储器2被三维化。
[0034]存储器控制器1根据来自主机的写入请求控制数据向非易失性存储器2的写入。另外，存储器控制器1根据来自主机的读出请求控制数据从非易失性存储器2的读出。存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correct，错误检查与校正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15相互利用内部总线16来连接。
[0035]主机接口13将从主机接收到的请求、作为用户数据的写入数据等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等向主机发送。
[0036]存储器接口15基于处理器12的指示控制将用户数据等向非易失性存储器2写入的处理及从非易失性存储器2读出的处理。
[0037]处理器12统括地控制存储器控制器1。处理器12例如为CPU(Central Processing Unit，中央处理器)、MPU(Micro Processing Unit，微处理器)等。处理器12在从主机经由主机接口13接收到请求的情况下，进行依据该请求的控制。例如，处理器12根据来自主机的请求，向存储器接口15指示向非易失性存储器2的用户数据及奇偶校验的写入。另外，处理器12根据来自主机的请求，向存储器接口15指示来自非易失性存储器2的用户数据及奇偶校验的读出。
[0038]处理器12决定RAM11中所蓄积的用户数据在非易失性存储器2上的存储区域(以下，称为存储器区域)。用户数据经由内部总线16存储在RAM11中。处理器12对作为写入单位的以页为单位的数据，即页数据实施存储器区域的决定。在本说明书中，将存储在非易失性存储器2的1页中的用户数据定义为单位数据。单位数据例如被编码作为码字存储在非易失性存储器2中。
[0039]此外，并非必须要编码。存储器控制器1也可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：多个存储单元；字线，连接于所述多个存储单元的栅极；位线，经由分别连接于所述多个存储单元的一端的多个选择栅极晶体管，电连接于所述多个存储单元的一端；2条外部选择栅极线，分别连接于区块两端的2个所述选择栅极晶体管的栅极；1条以上的内部选择栅极线，连接于所述区块的两端以外的1个以上的所述选择栅极晶体管的栅极；以及电压生成电路，在读出记录在所述多个存储单元中的数据时，能够个别地控制对所述外部选择栅极线与内部选择栅极线的电压供给。2.根据权利要求1所述的半导体存储装置，其中所述电压生成电路个别地控制对所述外部选择栅极线与内部选择栅极线供给的电压的电压上升率。3.根据权利要求2所述的半导体存储装置，其中所述电压生成电路具备：外部选择栅极线用驱动器，对所述外部选择栅极线供给电压；以及内部选择栅极线用驱动器，对所述内部选择栅极线供给电压；所述外部选择栅极线用驱动器的电压供给路径上的电阻值比内部选择栅极线用驱动器的电压供给路径上的电阻值大。4.根据权利要求1所述的半导体存储装置，其中所述电压生成电路个别地控制对所述外部选择栅极线与内部选择栅极线供给的过驱动电压的施加期间。5.根据权利要求4所述的半导体存储装置，其中所述电压生成电路具备：外部选择栅极...

【专利技术属性】
技术研发人员：中川知己，加藤光司，桥本寿文，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：