本发明专利技术提供一种半导体存储装置以及编程方法，其通过经改善的ISPP来进行存储单元的编程。本发明专利技术的NAND型闪速存储器的编程方法包括选择存储单元阵列的页面，对已选择的页面施加基于ISPP的编程脉冲的步骤。由ISPP施加的编程脉冲包含编程检验因最初的编程脉冲而变成不合格的牺牲性的编程脉冲、及具有比其他编程脉冲的任一者的增加部分均大的增加部分的最后的编程脉冲。的编程脉冲。的编程脉冲。
【技术实现步骤摘要】
半导体存储装置以及编程方法
[0001]本专利技术涉及一种与非(NAND)型闪速存储器，尤其涉及一种半导体存储装置以及编程方法。
技术介绍
[0002]在NAND型闪速存储器中，编程是将电子存积在浮栅(floating gate)中，使存储单元的阈值电压朝正方向移动，擦除是将电子从浮栅中放出，使存储单元的阈值电压朝负方向移动。
[0003]为了控制存储单元的阈值分布，存储单元的编程使用增量步进脉冲编程(Incremental Step Pulse Program，ISPP)方式。如图1所示，ISPP对选择页面施加编程脉冲Vpgm0，对在编程检验中被判定为不合格的存储单元施加比编程脉冲Vpgm0高一个阶跃电压(step voltage)的编程脉冲Vpgm1，并对在所述编程检验中被判定为不合格的存储单元施加比编程脉冲Vpgm1高一个阶跃电压的编程脉冲Vpgm2。使编程脉冲逐渐增加，使对应于阶跃电压的存储单元的阈值变化，由此实现阈值分布范围的窄带化(例如，专利文献1：日本专利5583185号公报)。
[0004]在闪速存储器中，若编程/擦除的循环数增加，则Gm(跨导)的劣化变得显著，电流变得难以流入存储单元。换言之，随着编程/擦除的循环数增加，存储单元的阈值上升。对存储单元进行编程会使存储单元的阈值上升，意味着存储单元的编程因循环数的增加变得容易，即存储单元的编程速度变快、或进行编程的能力加速。
[0005]图2是表示编程/擦除的循环特性的图表，纵轴是存储单元的阈值，横轴是编程/擦除的循环数。上方的折线是编程状态的存储单元的阈值，下方的折线是擦除状态的存储单元的阈值。此处，示出了关于世代不同的四个制品的循环特性。编程/擦除的循环特性例如可通过重复施加具有固定电压的编程脉冲与具有固定电压的擦除脉冲来获得。如此图所示，可知至循环次数为1K附近为止，编程状态或擦除状态的存储单元的阈值几乎不变化，但从超过1K的附近起，阈值逐渐地朝正的方向移动。推测其原因之一是随着编程/擦除的循环数增加，电子被栅极氧化膜捕捉、或栅极氧化膜本身因电子的隧穿(tunneling)而劣化。
[0006]若循环数变成100K附近，则编程状态的存储单元的阈值与新的存储单元时的阈值相比大幅度地上升，编程速度或编程能力得到加速。若编程检验电压相同，则循环数为100K的存储单元在更低的编程电压下编程检验合格。
[0007]在图3中示出了以往的基于ISPP的编程脉冲的一例。此处的编程脉冲是一致的阶跃电压(ΔV＝0.6V)，初期电压为14.0V。阶跃电压规定存储单元的阈值的移动量，通过使阶跃电压变成一致，而控制存储单元的阈值的移动量，实现阈值分布的窄带化。例如，循环数未满1K的存储单元或新的存储单元在编程电压为15.2V下编程检验合格，但循环数为100K附近的存储单元在编程电压为14.0V下编程检验合格。
[0008]利用ISPP的编程理想的是通过编程脉冲的多次的施加来控制存储单元的阈值变化，但如上所述，编程速度因循环数的增加而得到加速的存储单元通过一次的编程脉冲而
检验合格。这意味着对于编程速度快的存储单元而言编程电压过大，阈值的移动量变得过大，未由ISPP来控制。换言之，此种存储单元的阈值变得容易脱离阈值分布。另外，编程速度快的存储单元受到大的编程压力，因此劣化进一步加剧，编程速度进一步得到加速。其结果，也使耐久特性(数据的可改写次数)下降。
技术实现思路
[0009]本专利技术的半导体存储装置具有：NAND型存储单元阵列；以及编程部件，为了对所述存储单元阵列的经选择的页面进行编程，而施加基于ISPP的编程脉冲；由所述编程部件施加的编程脉冲包含编程检验因最初的编程脉冲而变成不合格的牺牲性的编程脉冲。
[0010]本专利技术的NAND型闪速存储器的编程方法包括为了对存储单元阵列的经选择的页面进行编程，而施加基于ISPP的编程脉冲的步骤，被施加的编程脉冲包含编程检验因最初的编程脉冲而变成不合格的牺牲性的编程脉冲。
[0011]根据本专利技术，施加编程检验因最初的编程脉冲而变成不合格的牺牲性的编程脉冲，因此即便是编程速度因编程/擦除的循环数的增加而快的存储单元，也将阈值的移动量控制成固定以下，由此可实现编程状态的存储单元的阈值的窄带化。另外，可抑制编程速度快的存储单元的劣化，改善存储单元的耐久特性。
附图说明
[0012]图1是说明现有的闪速存储器的利用ISPP的编程的图；
[0013]图2是表示编程/擦除循环与阈值变化的关系的图表；
[0014]图3是表示以往的基于ISPP的编程脉冲电压的具体例的图；
[0015]图4是表示本专利技术的实施例的NAND型闪速存储器的结构的框图；
[0016]图5是本专利技术的实施例的基于ISPP的编程脉冲电压的例示；
[0017]图6是说明本专利技术的实施例的编程动作的顺序的流程图；
[0018]图7是表示本专利技术的第二实施例的NAND型闪速存储器的结构的框图；
[0019]图8是说明本专利技术的第二实施例的编程方法的流程图。
[0020][符号的说明][0021]100、100A：闪速存储器
[0022]110：存储单元阵列
[0023]120：输入/输出缓冲器
[0024]130：地址寄存器
[0025]140：控制器
[0026]150：字线选择电路
[0027]160：页面缓冲器/感测电路
[0028]170：列选择电路
[0029]180：内部电压产生电路
[0030]190：计数器
[0031]Ax：行地址信息
[0032]Ay：列地址信息
[0033]BLK(0)、BLK(1)、
…
、BLK(m－1)：区块
[0034]P_FAST：牺牲性的编程脉冲(编程脉冲)
[0035]P_NORMAL、P_SLOW、Vpgm0、Vpgm1、
…
、Vpgm(n)：编程脉冲S100、S110、S120、S130、S140、S150、S200、S210、S220、S230：步骤
[0036]Vers：擦除电压
[0037]Vread：读出电压
[0038]Vpass：通过电压
[0039]Vpgm：编程电压
具体实施方式
[0040]图4是表示本专利技术的实施例的NAND型闪速存储器的结构的框图。如此图所示，本实施例的闪速存储器100包括如下构件而构成：存储单元阵列110，形成有多个存储单元；输入/输出缓冲器120，与外部输入/输出端子I/O连接；地址寄存器130，从输入/输出缓冲器120接收地址数据；控制器140，从输入/输出缓冲器120接收指令数据等，控制各部；字线选择电路150，从地址寄存器130接收行地址信息Ax，根据行地址信息Ax的解码结果来进行区块的选择及字线的选择等；页面缓冲器/感测电路160，保持由字线选择电路150所选择的页面的读本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，包括：与非型存储单元阵列；以及编程部件，为了对所述存储单元阵列的经选择的页面进行编程，而施加基于增量步进脉冲编程的编程脉冲；由所述编程部件施加的编程脉冲包含编程检验因最初的编程脉冲而变成不合格的牺牲性的编程脉冲。2.根据权利要求1所述的半导体存储装置，其中所述牺牲性的编程脉冲是比编程/擦除的循环已到达固定数的存储单元通过最初的编程脉冲而编程检验合格时的编程脉冲更低的电压。3.根据权利要求1所述的半导体存储装置，其中当所述牺牲性的编程脉冲为多个编程脉冲时，所述牺牲性的编程脉冲间的第一阶跃电压比其他编程脉冲间的第二阶跃电压更小。4.根据权利要求3所述的半导体存储装置，其中由所述编程部件施加的最后的编程脉冲与其之前的编程脉冲之间的第三阶跃电压比所述第一阶跃电压及所述第二阶跃电压更大。5.根据权利要求1所述的半导体存储装置，其中所述编程部件包含对编程的次数或擦除的次数进行计数的计数部件，所述编程部件根据由所述计数部件所计数的次数，对所述牺牲性的编程脉冲的初期电压进行变更。6.根据权利要求1所述的半导体存储装置，其中所述编程部件判定选择页面的固定数以上的存储单元是否已通过所述牺牲性的编程脉冲而合格，在已合格的情况下，降低在下一个编程动作时施加的牺牲性的编程脉冲的初...
【专利技术属性】
技术研发人员：矢野胜，竹下利章，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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