半导体结构及其制作方法技术

本发明专利技术实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供基底和位于基底上的位线结构，位线结构包括顶层介质层，位线结构相对两侧具有电容接触孔；形成覆盖顶层介质层侧壁的第一隔离侧墙，以及形成覆盖第一隔离侧墙侧壁的第二隔离侧墙，第一隔离侧墙位于位线结构和电容接触孔之间，第二隔离侧墙的顶面高于第一隔离侧墙的顶面；去除至少部分顶层介质层，形成第一空隙；进行沉积工艺，形成覆盖第一隔离侧墙顶面且封堵空隙顶部开口的第一封口膜，第一封口膜顶面高于第二隔离侧墙顶面；进行第一平坦化工艺，去除高于第二隔离侧墙顶面的第一封口膜，剩余第一封口膜作为第一封口层。本发明专利技术有利于提高半导体结构的结构稳定性。的结构稳定性。的结构稳定性。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]随着半导体集成电路特征尺寸的不断减小，对动态随机存取存储器(Dynamic Random Access Memory，DRAM)制程的制作工艺提出了更高的要求。
[0003]具体地，随着特征尺寸的不断缩小，相邻导体之间的间距越来越小，隔离相邻导体的介电层的厚度越来越薄。在介电层的介电常数不变的情况下，介电层的厚度越薄，相邻导体之间的寄生电容问题越严重。

技术实现思路

[0004]本专利技术实施例提供一种半导体结构及其制作方法，有利于提高半导体结构的结构稳定性。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的制作方法，包括：提供基底和位于所述基底上的位线结构，所述位线结构包括顶层介质层，所述位线结构相对两侧具有电容接触孔；形成覆盖所述顶层介质层侧壁的第一隔离侧墙，以及形成覆盖所述第一隔离侧墙侧壁的第二隔离侧墙，所述第一隔离侧墙位于所述位线结构和所述电容接触孔之间，所述第二隔离侧墙的顶面高于所述第一隔离侧墙的顶面；去除至少部分所述顶层介质层，形成第一空隙；进行沉积工艺，形成覆盖所述第一隔离侧墙顶面且封堵所述空隙顶部开口的第一封口膜，所述第一封口膜顶面高于所述第二隔离侧墙顶面；进行第一平坦化工艺，去除高于所述第二隔离侧墙顶面的所述第一封口膜，剩余所述第一封口膜作为第一封口层。
[0006]另外，在形成所述第一封口层之后，还包括：在相邻所述位线结构之间填充牺牲层；形成掩膜层，且在同一刻蚀工艺中，通过所述掩膜层去除部分所述牺牲层、部分所述第一封口层、部分所述第一隔离侧墙以及部分所述第二隔离侧墙，以将部分所述第一空隙刻蚀为第二空隙。
[0007]另外，在形成所述第二空隙之后，形成位于相邻所述位线结构之间的隔离层以及封堵所述第二空隙顶部开口的第二封口层，所述第一封口层和所述第二封口层构成所述封口层。
[0008]另外，形成所述隔离层以及所述第二封口层的工艺步骤包括：在同一沉积工艺中，形成位于相邻所述位线结构之间的隔离膜以及封堵所述第二空隙顶部开口的第二封口膜；进行第二平坦化工艺，形成所述隔离层和所述第二封口层，所述隔离层和所述第二封口层的顶面与所述第一封口层顶面平齐。
[0009]另外，在形成所述第二封口层之后，去除剩余所述牺牲层，形成所述电容接触孔；填充所述电容接触孔，以形成电容接触窗。
[0010]另外，在同一刻蚀工艺中，去除剩余所述牺牲层和剩余所述第二隔离侧墙，形成所
述电容接触孔。
[0011]相应地，本专利技术实施例还提供一种半导体结构，包括：基底、位于所述基底上的位线结构以及位于所述位线结构相对两侧的电容接触孔；第一隔离侧墙，所述第一隔离侧墙位于所述位线结构与所述电容接触孔之间，位于所述位线结构相对两侧的所述第一隔离侧墙之间具有空隙；封口层，所述封口层覆盖所述第一隔离侧墙顶面且封堵所述空隙顶部开口，在垂直于所述基底的方向上，位于所述第一隔离侧墙上的所述封口层的厚度大于等于30nm。
[0012]另外，所述空隙包括位于相对的所述电容接触孔之间的第一空隙，以及在所述位线结构延伸方向上，位于相邻所述第一空隙之间的第二空隙。
[0013]另外，所述半导体结构还包括：隔离层，所述隔离层位于所述位线结构相对两侧，所述隔离层用于隔离相邻所述电容接触孔，所述第二空隙位于相对的所述隔离层之间。
[0014]另外，所述封口层包括用于封堵所述第一空隙的第一封口层和用于封堵所述第二空隙的第二封口层。
[0015]另外，在垂直于所述基底表面的方向上，所述第一空隙的顶面高于所述第二空隙的顶面。
[0016]另外，在垂直于所述基底表面的方向上，所述空隙的厚度小于等于80nm。
[0017]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0018]上述技术方案中，可在不使用额外掩膜的情况下，由具有高度差的多层隔离侧墙定义第一封口层的厚度，即由顶面较低的隔离侧墙提供支撑，由顶面较高的隔离侧墙提供位置限定，以形成厚度较厚的第一封口层，保证第一封口层具有较好的支撑性，以及保证半导体结构具有较好地结构稳定性。
[0019]另外，第二封口层的厚度大于第一封口层，第二封口层可承担更多的压应力，从而进一步减轻第一封口层的承压，避免第一封口层的坍塌，以及避免相应发生的半导体结构损伤以及寄生电容增大，保证半导体结构具有较好的结构稳定性以及相邻的电容接触窗之间具有较小的寄生电容。
附图说明
[0020]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0021]图1至图17为本专利技术实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
[0022]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0023]图1至图17为本专利技术实施例提供的半导体结构的制作方法各步骤对应的结构示意
图。
[0024]参考图1，提供基底10、在基底10上依次堆叠的底层介质膜101、第一导电膜111a、第二导电膜112a、顶层介质膜113a、第一掩膜层121、第二掩膜层122以及第三掩膜层123。
[0025]底层介质膜101用于隔离第一导电膜111a和基底10内的有源区(未图示)，底层介质膜101的材料包括氮化硅；部分第一导电膜111a与有源区接触，以作为位线接触，第一导电膜111a的材料包括多晶硅；第二导电膜112a的材料包括钨；顶层介质膜113a起到介电层和保护第二导电膜112a的作用，顶层介质膜113a的材料包括氮化硅。
[0026]本实施例中，掩膜层包括第一掩膜层121以及第二掩膜层122，第一掩膜层121的硬度大于第二掩膜层122的硬度，以提高后续刻蚀工艺的刻蚀精度；在其他实施例中，第一掩膜层与第一牺牲膜之间还具有抗反射涂层，以减少反射和驻波等问题。
[0027]其中，第一掩膜层121的材料可包括氮化硅，第二掩膜层122的材料可包括多晶硅，抗反射涂层通常为碳涂层。
[0028]本实施例中，第三掩膜层123用于限定后续形成的位线结构的位置。
[0029]参考图2，形成覆盖第三掩膜层123顶面和侧壁以及覆盖第二掩膜层122顶面的第四掩膜层124，第四掩膜层124用于限定后续形成的位线结构在平行于基底10方向上的宽度。
[0030]参考图3，采用自对准双重成像技术(Self-aligned Double Patter本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：提供基底和位于所述基底上的位线结构，所述位线结构包括顶层介质层，所述位线结构相对两侧具有电容接触孔；形成覆盖所述顶层介质层侧壁的第一隔离侧墙，以及形成覆盖所述第一隔离侧墙侧壁的第二隔离侧墙，所述第一隔离侧墙位于所述位线结构和所述电容接触孔之间，所述第二隔离侧墙的顶面高于所述第一隔离侧墙的顶面；去除至少部分所述顶层介质层，形成第一空隙；进行沉积工艺，形成覆盖所述第一隔离侧墙顶面且封堵所述空隙顶部开口的第一封口膜，所述第一封口膜顶面高于所述第二隔离侧墙顶面；进行第一平坦化工艺，去除高于所述第二隔离侧墙顶面的所述第一封口膜，剩余所述第一封口膜作为第一封口层。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第一封口层之后，还包括：在相邻所述位线结构之间填充牺牲层；形成掩膜层，且在同一刻蚀工艺中，通过所述掩膜层去除部分所述牺牲层、部分所述第一封口层、部分所述第一隔离侧墙以及部分所述第二隔离侧墙，以将部分所述第一空隙刻蚀为第二空隙。3.根据权利要求2所述的半导体结构的制作方法，其特征在于，在形成所述第二空隙之后，形成位于相邻所述位线结构之间的隔离层以及封堵所述第二空隙顶部开口的第二封口层，所述第一封口层和所述第二封口层构成所述封口层。4.根据权利要求3所述的半导体结构的制作方法，其特征在于，形成所述隔离层以及所述第二封口层的工艺步骤包括：在同一沉积工艺中，形成位于相邻所述位线结构之间的隔离膜以及封堵所述第二空隙顶部开口的第二封口膜；进行第二平坦化工艺，形成所述隔离层和所述第二封口层，所述隔离层和所述第二封口层的顶面与所述第一封口层顶面平齐。...

【专利技术属性】
技术研发人员：程明，金星，李冉，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：