半导体结构的制作方法及半导体结构技术

本发明专利技术实施例属于存储设备制作技术领域，涉及一种半导体结构的制作方法及半导体结构，用于解决相关技术中半导体结构的电容孔深度不均匀的问题。该半导体结构的制作方法包括：在介质层上形成第一掩膜层，第一掩膜层内具有沿平行于介质层的第一方向延伸的第一蚀刻孔；对第一掩膜层背离介质层的一侧进行平坦化处理；在第一掩膜层上形成第二掩膜层，第二掩膜层中具有沿平行于介质层的第二方向延伸的第二蚀刻孔；第一蚀刻孔和第二蚀刻孔构成蚀刻孔；沿蚀刻孔对介质层进行蚀刻，以形成电容孔；通过对第一掩膜层背离介质层的一侧平坦化处理，避免第一掩膜层上残留杂质，从而使第二刻蚀孔的孔底相对平坦，在形成电容孔时，电容孔的深度均匀。的深度均匀。的深度均匀。

【技术实现步骤摘要】
半导体结构的制作方法及半导体结构


[0001]本专利技术实施例涉及半导体制造
，尤其涉及一种半导体结构的制作方法及半导体结构。

技术介绍

[0002]随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random Access Memory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
[0003]随着制程工艺持续演进，DRAM集成度不断提高，元件横向尺寸不断地微缩，使得电容器具有较高的纵横比，制作工艺愈加困难，容易在电容管刻蚀中出现电容管互联、刻蚀不足、电容管大小不一、电容孔深度不均匀的现象。

技术实现思路

[0004]有鉴于此，本专利技术实施例提供一种半导体结构的制作方法及半导体结构，以解决半导体结构的电容孔深度不均匀的技术问题。
[0005]本专利技术实施例提供了一种半导体结构的制作方法，包括：提供基底层，在所述基底层上形成叠层；所述叠层包括交叠设置的牺牲层和支撑层；在所述叠层上形成第一掩膜层，所述第一掩膜层内具有第一蚀刻图案；对所述第一掩膜层背离所述叠层的一侧进行平坦化处理；形成第二掩膜层，所述第二掩膜层内具有第二蚀刻图案；所述第一蚀刻图案和所述第二蚀刻图案构成蚀刻孔；沿所述蚀刻孔对所述叠层进行蚀刻，以形成电容孔。
[0006]如上所述的半导体结构的制作方法中，形成所述第一掩膜层的步骤包括：在所述叠层上依次形成第一基础层和第一填充层，去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔；在所述第一中间孔的侧壁和孔底、以及第一填充层背离所述第一基础层的表面形成第一分隔层；在所述第一分隔层上形成第一填充材料；位于所述第一中间孔内的所述第一分隔层围设成第一蚀刻图案。
[0007]如上所述的半导体结构的制作方法中，所述对所述第一掩膜层背离叠层的一侧进行平坦化处理包括：去除所述第一填充层的第一表层以及位于所述第一表层以外的所述第一分隔层和所述第一填充材料。
[0008]如上所述的半导体结构的制作方法中，所述去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔包括：去除部分所述第一填充层以及部分所述第一基础层，以使所述第一中间孔的孔底位于所述第一基础层内；所述第一分隔层的厚度与所述第一基础层中的所述第一中间孔的深度相等。
[0009]如上所述的半导体结构的制作方法中，形成所述第二掩膜层的步骤包括：在所述
第一掩膜层上依次形成第二基础层和第二填充层；去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔；在所述第二中间孔的孔壁和孔底、以及第二填充层背离所述第二基础层的表面上形成第二分隔层；位于所述第二中间孔内的所述第二分隔层围设成第二蚀刻图案。
[0010]如上所述的半导体结构的制作方法中，形成所述第二分隔层之后还包括：在所述第二掩膜层上形成预设掩膜板；所述第二掩膜层包括具有第二蚀刻图案的阵列区和未设置所述第二蚀刻图案的外围区、以及位于阵列区和外围区之间的交界区，所述预设掩膜板覆盖所述外围区以及交界区。
[0011]如上所述的半导体结构的制作方法中，在形成所述预设掩膜板之前还包括：在所述第二分隔层上形成第二填充材料；去除所述第二填充层的第二表层以及位于所述第二表层以外的所述第二分隔层和所述第二填充材料。
[0012]如上所述的半导体结构的制作方法中，所述去除所述第二填充层的第二表层以及位于所述第二表层以外的所述第二分隔层和所述第二填充材料之后还包括：去除所述第二填充层以及剩余的所述第二填充材料。
[0013]如上所述的半导体结构的制作方法中，所述去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔包括：去除部分所述第二填充层以及部分所述第二基础层，以使所述第二中间孔的孔底位于所述第二基础层内；所述第二分隔层的厚度与所述第二基础层中的所述第二中间孔的深度相等。
[0014]如上所述的半导体结构的制作方法中，在形成所述第一掩膜层之前包括：在所述叠层上依次形成第一多晶硅层、氧化硅层以及第二多晶硅层。
[0015]如上所述的半导体结构的制作方法中，所述氧化硅层为磷硼掺杂氧化硅层，所述磷硼掺杂氧化硅层中，沿着远离所述第一多晶硅层的方向，所述磷硼掺杂氧化硅层中的硼和磷的掺杂浓度逐渐递变。
[0016]本专利技术实施例还提供一种半导体结构，通过上述的半导体结构的制作方法形成。
[0017]本专利技术实施例提供的半导体结构的制作方法及半导体结构，在叠层上形成具有第一刻蚀孔的第一掩膜层，通过对第一掩膜层背离叠层的一侧进行平坦化处理，即对用于设置具有第二刻蚀孔的第二掩膜层的一侧进行平坦化处理，避免第一掩膜层上残留杂质，从而避免形成第二掩膜层时材料在残留的杂质上聚积，进而可以避免第二刻蚀孔的孔底形成凸起。与相关技术相比，本专利技术实施例中的半导体结构制造方法形成的第二刻蚀孔的孔底相对平坦，在沿第一刻蚀孔和第二刻蚀孔对叠层刻蚀形成电容孔时，电容孔的深度均匀。
附图说明
[0018]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本专利技术实施例中的半导体结构的制作方法的流程图；
[0020]图2为本专利技术实施例中形成第一光刻胶层的图案后的结构剖视图；
[0021]图3为图2的俯视图；
[0022]图4为本专利技术实施例中形成第一中间孔后的结构剖视图；
[0023]图5为图4的俯视图；
[0024]图6为本专利技术实施例中形成第一填充材料后的结构剖视图；
[0025]图7为图6的俯视图；
[0026]图8为本专利技术实施例中的第一掩膜层平坦化处理后的结构剖视图；
[0027]图9为图8的俯视图；
[0028]图10为本专利技术实施例中形成第二光刻胶层的图案后的结构剖视图；
[0029]图11为图10的俯视图；
[0030]图12为本专利技术实施例中形成第二中间孔后的结构剖视图；
[0031]图13为图12的俯视图；
[0032]图14为本专利技术实施例中形成第二分隔层后的结构剖视图；
[0033]图15为图14的俯视图；
[0034]图16为本专利技术实施例中形成第二填充材料后的结构剖视图；
[0035]图17为图16的俯视图；
[0036]图18为本专利技术实施例中去除第二填充层后的结构剖视图；
[0037]图19为图18的俯视图；
[0038]图20为本专利技术实施例中形成预设掩膜板后的结构剖视图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：提供基底层，在所述基底层上形成叠层；所述叠层包括交叠设置的牺牲层和支撑层；在所述叠层上形成第一掩膜层，所述第一掩膜层内具有第一蚀刻图案；对所述第一掩膜层背离所述叠层的一侧进行平坦化处理；形成第二掩膜层，所述第二掩膜层内具有第二蚀刻图案；所述第一蚀刻图案和所述第二蚀刻图案构成蚀刻孔；沿所述蚀刻孔对所述叠层进行蚀刻，以形成电容孔。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一掩膜层的步骤包括：在所述叠层上依次形成第一基础层和第一填充层，去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔；在所述第一中间孔的侧壁和孔底、以及第一填充层背离所述第一基础层的表面形成第一分隔层；在所述第一分隔层上形成第一填充材料；位于所述第一中间孔内的所述第一分隔层围设成第一蚀刻图案。3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述对所述第一掩膜层背离叠层的一侧进行平坦化处理包括：去除所述第一填充层的第一表层以及位于所述第一表层以外的所述第一分隔层和所述第一填充材料。4.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔包括：去除部分所述第一填充层以及部分所述第一基础层，以使所述第一中间孔的孔底位于所述第一基础层内；所述第一分隔层的厚度与所述第一基础层中的所述第一中间孔的深度相等。5.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第二掩膜层的步骤包括：在所述第一掩膜层上依次形成第二基础层和第二填充层；去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔；在所述第二中间孔的孔壁和孔底、以及第二填充层背离所述第二基础层的表面上形成第二分隔层；位于所...

【专利技术属性】
技术研发人员：宛强，李森，刘涛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：