半导体器件及其制造方法技术

一种易于形成精细且可靠的多层布线结构的技术。在该多层结构中，之间夹有绝缘层形成的下层布线和上层布线在形成于下层布线中的突起中相互电连接。该突起包括柱状导电元件及其上、下层，并且所述上层和下层分别由形成在整个下层布线上的导电层形成。上层布线在所述突起暴露在与所述绝缘层的顶表面基本相同的平面处与下层布线电连接。

【技术实现步骤摘要】

本专利技术涉及具有多层布线结构的半导体器件，尤其涉及通过层间绝缘膜形成布线之间的电连接的技术。
技术介绍
在被称为半导体集成电路的布线结构中，其中的多层电路元件在衬底上/内形成，存在一种已知的多层布线结构，其中使用含有氧化硅等的被称作层间绝缘膜的绝缘膜使不同的布线层相互电绝缘。当使中间夹着层间绝缘膜的(多层)布线相互接触时，用于形成接触的方法是在该层间绝缘膜中形成被称作接触孔的开口。此外，在半导体集成电路的微制造技术中，已经开发出了在上层布线和下层布线之间插入柱状导电元件以获得接触的方法。例如，公开了一种技术，该技术通过在下层布线上提供突起的导电元件来获得上层布线和下层布线之间的接触(见专利文件1和2)。日本专利特开平No.6-314687日本专利特开平No.8-306779在形成多层布线结构的情况下，要求用于形成布线的工艺或者用于形成不同布线之间的电连接的工艺不复杂，即要尽可能的简单。然而，对于传统技术中用于形成下层布线或下层布线的导电膜并且随后在其上形成突起的导电元件的方法，只有在用于下层布线的导电膜和用于形成突起的导电元件的导电膜之间插入充当刻蚀停止层的导电膜，才能进行该工艺，其缺点在于可用的材料的备选材料很少。当采用形成用于下层布线的导电膜和形成突起的导电元件的导电膜的步骤时，可得到的总膜厚度很厚，这会掩埋在光刻步骤中在下层中形成的被称作对准标记的突起的辩别图案。因此，难以使用例如CCD的照相机进行对准，因此难以精确对准光掩模。因此，问题在于不能实现精细的图案形成。考虑到上述问题，本专利技术的一个特征是提供一种易于制备精细且可靠的多层布线结构的技术。
技术实现思路
本专利技术提供一种技术，该技术不需要形成具有高宽高比(接触孔的直径与深度之比)的接触孔，就能容易地获得多层布线之间的电连接。在通过层间绝缘层相互绝缘的下层布线和上层布线的要被电连接的部分中，在下层布线中提供突起(下文中也称作“栓”或“柱”)，通过该突起可以在下层布线和上层布线之间获得电连接。本专利技术提供一种多层布线结构，其中形成的下层布线和上层布线之间夹有绝缘层，通过在下层布线中提供的突起使得下层布线和上层布线互连。该突起包括柱状导电元件及其上、下层，并且该上、下层中的每一个均由在整个下层布线上形成的导电膜形成。在该突起暴露在与绝缘层的顶表面基本相同的平面的部分处，上层布线与下层布线电连接。本专利技术提供一种多层布线结构，该结构包括形成有接触孔的第一绝缘膜，形成在该第一绝缘膜上的第一布线，以及形成在该第一布线上的第二布线，第一布线和第二布线之间插入第二绝缘层，其中第一布线和第二布线之间的电连接在设于第一布线中的突起中形成，并且接触孔被与该突起中包括的柱状导电元件相同或相似的导电材料充满。该突起包括柱状导电元件及其上、下层，该上、下层中的每一个均由在整个下层布线上形成的导电膜形成，由此在该突起暴露在与第二绝缘层的顶表面基本相同的平面的部分处，第二布线可以与第一布线电连接。柱状导电元件由铝或含有铝作为其主要成份的金属材料制成。形成柱状导电元件上、下层的导电膜中的每一个优选由具有高熔点的金属形成，例如钛、钽和钨，或者由具有高熔点的这种金属的氮化物形成。突起，即用于连接下层布线和上层布线的栓由单层或多层的叠层形成。在叠层多个层的情况下，用于形成该突起的导电元件的上、下层和侧面被具有耐热性或抗电致迁移性(electro migrationresistance)的导电材料覆盖。即，理想的是，由例如Al、Cu、Ag和Au的金属材料形成的柱状导电元件被能够阻止该金属扩散的阻挡导电膜覆盖。这些阻挡导电膜(下文中也被称作“阻挡层”)，可以分别由诸如Ti、Ta和W的材料、或Ti、Ta和W的氮化物或碳化物中的一种或多种形成。这些阻挡层分别可以是由上述材料形成的一层或多层。本专利技术包括步骤在整个主表面上形成第一导电膜，在第一导电膜上形成第一掩模，蚀刻第一导电膜，在第一导电膜的至少一部分覆盖主表面的情况下停止蚀刻，由此在该掩模形成的位置形成柱状导电元件，在该主表面上形成第二导电膜和硬掩模层以覆盖该柱状导电元件，在该硬掩模上形成第二掩模，进行蚀刻，在硬掩模的不被第二掩模覆盖的区域被除去并且第一导电膜的至少一部分或者第二导电膜覆盖主表面的情况下停止蚀刻，除去第二掩模，以及除去保留在主表面上且不被硬掩模覆盖的第一导电膜或第二导电膜。本专利技术的步骤包括在第一绝缘膜中形成接触孔，在第一绝缘膜上和接触孔上形成第一导电膜，进行热处理使得在第一绝缘膜中的接触孔被第一导电膜的材料填满，在第一导电膜上形成第一掩模，蚀刻第一导电膜，在第一导电膜的至少一部分覆盖第一绝缘膜并填充在接触孔内的情况下停止蚀刻，由此在形成所述掩模的位置处形成柱状导电元件，在第一绝缘膜的整个表面上形成第二导电膜和硬掩模层以覆盖柱状导电元件，在第二导电膜上形成第二掩模，蚀刻第二导电膜或者蚀刻第一和第二导电膜，在第一导电膜或第二导电膜的至少一部分覆盖主表面的情况下停止蚀刻，除去第二掩模，以及除去保留在第一绝缘层上且不被硬掩模层覆盖第一导电膜或第二导电膜。优选第二导电膜包括由例如钛、钽和钨的具有高熔点的金属、或这些具有高熔点的金属的氮化物形成的第一层，以及第二层，该第二层优选由铝或含有铝作为其主要成份的金属材料形成。根据本专利技术，在通过层间绝缘层相互绝缘的布线之间获得电连接的情况下，下层布线形成有突起并且在其上形成层间绝缘膜。然后，该层间绝缘膜被选择性地去除以露出该突起，上层布线在其上形成以获得多层布线结构。在平面化该层间绝缘膜的情况下，理想的是该突起以这样的方式被定形，即该突起从层间绝缘膜的顶表面突出，该突起上的层间绝缘膜被选择性的除去以形成凹陷，或者该突起暴露在与层间绝缘膜的顶表面基本相同的平面上。此外，本专利技术的优点在于形成上层布线或突起所必需的对准标记作为上层布线的一部分可以通过使用由于下层布线的突起而形成的台阶形成。根据本专利技术，第一导电膜在第一阻挡层上形成，然后被蚀刻从而在第一阻挡层上形成柱状导电元件。接着，形成第二阻挡层以便覆盖该柱状导电元件，其上形成第二导电膜以获得包括该突起的下层布线。置于掩埋在层间绝缘膜中的下层布线，该突起的表面可以暴露在与层间绝缘膜基本相同的平面上，或通过进行蚀刻或化学或机械抛光去除层间绝缘膜的表面而从层间绝缘膜突出的方式露出。接着，在层间绝缘膜上形成上层布线以覆盖暴露出的突起从而获得多层布线结构。通过形成第一导电膜形成柱状导电元件，在其上形成第一掩模，然后使用第一掩模进行蚀刻。此时，在第一阻挡层形成在第一导电膜之下的情况下，保留第一阻挡层。叠置第二阻挡层以便覆盖突起，在其上形成第二导电膜以便获得包括该突起的下层布线。不言而喻，本专利技术不限于下层布线，也可以应用于形成在下层布线上且其间插有层间绝缘层的上层布线。即，通过顺序叠放具有突起的布线，可以获得多层布线结构。这种突起允许形成比通过进行所谓的变细处理(slimmingprocessing)的曝光处理的分辨极限更窄的图形，通过所述变细处理从光掩模转移的第一掩模的宽度被减小。即，可以获得具有更精细图形的接触，因此可以获得更高密度的集成电路。此外，根据本专利技术，第一阻挡层形成在设有接触孔的第一层间绝缘膜上，且在其上形成第一导电膜。然后，进行热处理用本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在绝缘表面上的具有突起的第一布线，包括：第一导电层；形成在第一导电层上和所述突起内的第二导电层；以及形成在第一导电层和第二导电层上的第三导电层；第一布线上的绝缘层；以及绝 缘层上的第二布线，其中第一布线在所述突起处通过绝缘层中的孔电连接到第二布线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：石川明，山口哲司，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：JP[日本]