具有抛光和接地底面部分的半导体芯片制造技术

一种具有１３０微米或更少厚度的半导体芯片，其包含对应于中心电路区域的机械接地底面、和对应于外周划线区域的抛光底面。机械接地底面阻止粘附在晶片底面的重金属向半导体衬底的源／漏区扩散，从而防止降低晶体管性能。

【技术实现步骤摘要】

本专利技术涉及一种具有适于多芯片封装结构的半导体芯片的半导体器件。
技术介绍
最近几年中，为了获得譬如便携式数字助理和数字照相机的电子装置的更小尺寸，安装在其中的电子元件需要具有更高的安装密度。特别为了在电子装置的厚度方向获得更高的安装密度，理想的是减小半导体芯片的厚度。在用于减小半导体芯片厚度的常规技术的一个例子中，处理包括步骤在晶片上制造半导体晶体管元件、互连线路、层间(interlevel)电介质膜和保护膜，机械研磨得到的晶片的底面至想要的厚度，并分割晶片为多个具有想要厚度的半导体芯片。然而，机械研磨处理明显降低了晶片的机械强度。降低晶片机械强度的因素包括晶片厚度的减少和譬如在机械研磨处理过程中形成在晶片底面上的擦伤之类的机械损伤。底面上的损伤最终可能生长并进入晶片内部而形成在其中的裂缝。降低半导体芯片机械强度的晶片底面的损伤降低了从晶片分割半导体芯片的成品率。改善晶片机械强度的技术例如在专利公开文件JP-A-2000-124177中被描述，其中使用精细程度的抛光来抛光晶片的整个底面，以去除在前期机械研磨处理过程中形成在底面上的损伤。一般地，形成包含多个堆叠芯片的多芯片封装结构的处理使用如上所述的技术，其中每个芯片被抛光至尽量小，例如100微米(μm)或更小的厚度。在该专利公开文件中说明的技术改善了得到的半导体芯片的机械强度。然而，出现了另一个问题，即使用上面技术制造的半导体芯片存在着半导体芯片中的晶体管性能下降的问题。性能下降主要以下述方式发生。晶片底面的机械研磨允许微量重金属被粘附在底面。因此粘附的重金属几乎不能由后续的抛光去除。根据由本专利技术人所做的试验显示，在机械研磨处理后粘附在晶片底面上的铜在后续的抛光后仅减少至多1×1011个原子/cm2，在底面上剩下大量重金属。由重金属引起的问题在用于半导体芯片的封装处理中出现。将参考芯片上引线(LOC)型薄膜封装(TSOP)说明从半导体芯片制造半导体封装的封装处理。首先，一组连接LOC带的引线被粘结在半导体芯片上，该LOC带包含由树脂包覆在其两面上的绝缘薄片。随后，在半导体芯片上的这些引线和电极使用引线结合技术经由结合线连接在一起。然后，半导体芯片、结合线和引线被用于封装的热固性树脂密封。封装步骤包括以150摄氏度温度30小时和以230摄氏度温度90分钟固化LOC带上的树脂的烘烤处理，以及另一以180摄氏度温度几十分钟至数小时固化封装树脂的烘烤处理。烘烤处理或热处理使粘附在半导体芯片底面上的重金属扩散进芯片的内部。在热处理过程中，在粘附在芯片上的重金属中，具有最高扩散率的铜沿数百个微米的距离扩散到芯片内部。这意味着，在封装步骤的热处理中，粘附在硅衬底的底面上的譬如铜之类的重金属可以达到芯片顶部表面。假如重金属达到形成在半导体芯片顶部表面附近的晶体管活性层(activelayer)，则使芯片中晶体管性能下降。假设半导体芯片是DRAM芯片，例如，到达源/漏区的耗尽层的重金属在能带间隙内构造杂质能级，以产生结泄漏电流。较高的结泄漏电流使DRAM芯片内的存储单元的刷新性能下降。这里需注意的是，在由包含机械研磨步骤而没有随后的抛光步骤的常规处理所制造的半导体芯片中，形成在半导体芯片底面上的譬如擦伤之类的损伤具有在其中吸收(gettering)重金属的作用。更具体而言，在封装处理的热处理期间，损伤通过其吸气作用抑制重金属在半导体芯片内的扩散。因此，可理解的是，假如去除机械损伤的抛光处理在研磨处理后实施，去除机械损伤的抛光处理提高了具有小厚度的半导体芯片的机械强度，但是使晶体管性能降低。反之，假如在研磨处理后留下损伤而没有实施抛光处理，则损伤抑制了晶体管性能的下降，但降低了机械强度。简言之，在被用于多芯片封装结构的薄半导体芯片中，提高机械强度和抑制晶体管性能下降是一种交换。
技术实现思路
考虑以上方面，本专利技术的目的是提供一种半导体器件，该半导体器件具有改善的机械强度并能抑制由重金属扩散引起的晶体管性能的下降，该重金属在机械研磨处理期间粘附在半导体芯片的底面。本专利技术提供一种包含半导体衬底的半导体器件，该半导体衬底包含具有半导体活性层的中心电路区域和包围中心电路区域的外周划线区域，外周划线区域的底面的表面粗糙度低于中心电路区域的底面的表面粗糙度。本专利技术还提供一种用于制造半导体器件的方法，包括在晶片上形成多个半导体芯片，每一个芯片包含具有半导体活性层的中心电路区域和包围中心电路区域的外周划线区域；机械研磨晶片的底面以形成接地(ground)底面；和抛光接地底面的位于外周划线区域中的部分，保留接地底面的位于中心电路区域中的另一部分。依据本专利技术，半导体芯片的中心电路区域的底面具有吸收重金属以防止其向中心电路区域的活性层扩散的作用，从而改善中心电路区域中的晶体管性能，而外周划线区域的底面阻止损伤生长而形成裂缝，从而改善机械强度。根据下面说明，参考附图，本专利技术的上面和其他目的、特征和优点将更清楚。附图说明图1是依据本专利技术第一实施例的半导体封装的截面图。图2是图1所示的半导体芯片的放大截面图。图3是从其底面看去的图2中半导体芯片的示意性透视图。图4是用于制造图1中半导体封装的处理的流程图。图5是图4所示处理的一个步骤中晶片的底视图。图6是图4所示处理的另一个步骤中晶片的截面图。图7是显示用于抛光图4的处理中的晶片的抛光系统的透视图。图8是沿图7所示VIII-VIII方向看去晶片的垂直截面图。图9是显示使用图7中的抛光系统抛光晶片的步骤的顶部俯视图。图10是显示第一例子和第一比较例子的DRAM刷新性能下降的图表。图11是依据本专利技术第二实施例的半导体封装的截面图。图12是用于制造图11中的半导体封装的处理的流程图。图13是在图12的处理中用于抛光晶片的另一个抛光系统的透视图。图14A是图13所示的抛光系统中刀片的侧视图，以及图14B是在同样抛光系统中刀片的前视图。图15是显示第二例子和第二比较例子的DRAM刷新性能下降的图表。具体实施例方式现在，参考附图更具体地说明本专利技术。参考图1，依据本专利技术第一实施例的半导体封装一般由标记10表示，其包括半导体芯片11、一组通过LCO薄片12插入来粘结在半导体芯片11上的引线13、用于将半导体芯片的电极(未显示)和引线13连接在一起的多个连线14，以及在其中密封半导体芯片11及引线13的一部分和连线14的密封树脂体15。半导体封装10被配置为LOC型TSOP。暴露在密封树脂体15外的引线13的末端被弯曲以形成外部端子。密封树脂体15由热固性树脂制造。半导体芯片11配置为DRAM芯片，如图2所示，其包含硅衬底16、形成在其上并包含多个晶体管17的半导体电路、内连接(interconnection)18和层间(interlevel)电介质膜19以及覆盖半导体电路的保护膜(未显示)。晶体管17可是MIS(金属-绝缘体-半导体)晶体管，与电容器连接并与电容器一起被例如聚酰亚胺涂层覆盖。硅衬底16中包含MIS晶体管17的源/漏区(未显示)，该源/漏区具有约10微米的深度。晶体管17和内连接18在半导体芯片11的中心电路区域21中形成，其由具有约25微米宽度的外周划线(scribe)区域22包围。图3示意性显示半导体芯片11的底面。硅衬底16的底面本文档来自技高网...

【技术保护点】
一种包括半导体衬底的半导体器件，该半导体衬底包括具有半导体活性层的中心电路区域和包围所述中心电路区域的外周划线区域，所述外周划线区域的底面的表面粗糙度低于所述中心电路区域的底面的表面粗糙度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：鲸井裕，大汤静宪，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]