多层构成半导体微型组件制造技术

交替叠层组装了半导体芯片（２）的树脂衬底（３）和形成了比半导体芯片（２）大的开口部的，粘结在树脂衬底（３）上的薄膜部件，形成的多层构成半导体微型组件。树脂衬底（３）中位于最下层的树脂衬底（４）的厚度比其他的树脂衬底（３）厚。还有，形成在第１树脂衬底（３）中的第１埋入导体（７），在为组装半导体芯片（２）的区域周围，分别排列了由内向外的复数列，第１埋入导体（７）的排列间隔越向外侧越大。形成在薄膜部件（５）中的第２埋入导体（９），在开口部（１０）的周围，分别排列为由内向外的复数列，第２埋入导体（９）的排列间隔越向外侧越大。

【技术实现步骤摘要】

本专利技术，涉及一种搭载了半导体芯片的树脂衬底和薄膜部件相互交替叠层所构成的多层构成半导体微型组件。
技术介绍
伴随着手机或数码相机等各种电子装置的小型化及高性能化的要求，提出了电子部件，特别是将复数个半导体芯片叠层后，再将它们整体化的多层构造的半导体微型组件的方案。为将这样的叠层型半导体微型组件简便而低成本地制造的方法以前就被提出了。以前的半导体微型组件，是汇集了形成了所规定的布线电路的印刷基板、搭载在印刷基板上的半导体芯片、具有形成了可收容半导体芯片的开口和能与印刷基板的布线电路的导电性块的层间部件的叠层物。并且，以前的半导体微型组件，是由包含在成为层间部件的绝缘性基材两面粘贴保护薄膜的工序、在绝缘性基材的所规定位置形成贯通孔的工序、在贯通孔中充填导电性软膏形成导电块的工序、剥离保护薄膜的工序、在绝缘性基材上形成可收容半导体芯片的开口部的工序、将绝缘性基材和印刷基板交替叠层粘结的工序的方法制造的(如专利文件1)。根据这个方法，在两面粘贴了保护薄膜的绝缘性基材的所规定位置上形成贯通孔，在该贯通孔中充填导电性软膏以后，剥离保护薄膜，由此可以在绝缘性基材的两面上形成突出的导电性块。该方法中，因为是在贯通绝缘性基材的贯通孔中充填导电性软膏，所以与一侧封闭的通道(via)孔的情况相比，避免了在充填时孔内生成间隙，能够提高连接的信赖性。再有，伴随着IC卡及手机等的电子器械的小型化，为实现半导体微型组件的进一步高密度化和薄型化，提出了交替叠层组装了半导体芯片的电路衬底和层间部件，通过瞬间加热制作的叠层型半导体微型组件(如专利文件2)。具体地讲，预先组装了半导体芯片的电路衬底，和具有可收容半导体芯片的开口部的层间部件通过粘结剂层交替叠层，瞬间加热该叠层体。由此，将半导体芯片埋入层间部件的开口部内，通过层间部件上形成的导体凸起可使半导体芯片间电连接。只要根据这个方法，可得到半导体芯片之间距离的缩短，降低因布线电阻或电感引起的不合适。其结果，可以不迟延电信号的传递，还能得到布线衬底的高密度、高机能及薄型化。(专利文献1)日本特开2002-64179号公报(专利文献2)日本特开2003-218273号公报(专利技术所要解决的课题)近年，开发了研磨半导体芯片使其变薄的技术，和将薄半导体芯片以好的成品率组装在衬底上的技术，多层叠层情况的叠层数具有进一步增加的倾向。还有，例如，半导体储存器中，伴随着储存容量的增大芯片面积也在增大。将面积大的半导体芯片多层叠层形成微型组件的情况下，微型组件的弯曲成为问题。因此，为了组装了半导体芯片的印刷基板与层间部件多层叠层，控制弯曲就变得非常重要。另一方面，近年，为实现电子装置的小型、薄型化的半导体芯片或半导体微型组件的组装，以BGA(Ball·Grid·Array＝球·格·栅)方式等进行的在增加。这样的组装方法中，为和母板连接而形成的焊锡球或垫电极的高度不能做得很高。因此，常温下有弯曲的情况或粘结时由加热产生弯曲的情况下，就无法将半导体微型组件组装到母板上。或者是，由于弯曲的产生而使部分组装效果不良。也就是，半导体微型组件，即便在电特性方面为优制品，但是在组装方面却为不良品，这成为课题。且，以存储器为主体的微型组件中，例如DRAM和SARM的混合安装或DRAM和闪光储存器的混合安装，再有，控制它们的半导体元件也被要求安装。因此，最好的是抑制将厚度或特性不同的半导体微型组件叠层的情况下的弯曲。对此，如上所述的以前的方法中，只表示了叠层组装了同样形状的半导体芯片的衬底的构成及为了这个构成的方法。还有，即便是在附图中，也没有表示搭载混合安装构成或控制用半导体元件的构成。也就是，在这些示例中，关于叠层构成进行了展示，但是关于抑制叠层后的半导体微型组件的弯曲却未做任何表示。
技术实现思路
本专利技术，是以提供抑制了弯曲的发生的多层构成式半导体微型组件为目的。(解决课题的方法)为解决上述课题，本专利技术的第1多层构成半导体微型组件，是将具有复数个第1埋入导体及上表面上组装了半导体芯片的树脂衬底，和具有形成了为收纳上述半导体芯片的开口部及与上述复数个第1埋入导体电连接的复数个第2埋入导体的薄膜部件交替叠层而形成的多层构成半导体微型组件，上述复数个第1埋入导体，在围绕为组装上述半导体芯片的组装区域的区域上，分别排列在由内向外的复数个列上，由上述复数个第1埋入导体构成的复数个列当中构成外侧的列的第1埋入导体的排列间隔，比构成内侧的列的第1埋入导体的排列间隔大。根据这个构成，因为可以使半导体微型组件制造时加在树脂衬底上的加压反力在面内均匀分布，所以能够抑制弯曲的发生。为此，本专利技术的半导体微型组件在与母板等连接时不易发生连接不良。特别是，上述复数个第2埋入导体，在围绕上述开口部的区域，分别排列在由内向外的复数个列上，由于上述复数个第2埋入导体构成的复数个列中构成外侧的第2埋入导体的排列间隔，比构成内侧的列的第2埋入导体的排列间隔大，可以使每一列的第1埋入导体和第2埋入导体的接触面积基本相等。为此，均等树脂衬底和薄膜部件面内生成的加压反力能够抑制弯曲的产生。还因，能够抑制在组装到母板上时的连接不良的发生，本专利技术的半导体微型组件，比以前的要提高了信赖性。还可以减小在树脂衬底上组装了半导体芯片上形成的半导体装置的电气特性的偏差或第1埋入导体和第2埋入导体之间的连接阻抗的偏差。上述薄膜部件的树脂芯厚度，至少比上述半导体芯片厚，最好的是上述复数个第1埋入导体及上述复数个第2埋入导体是由通过加压可以压缩变形的导电性树脂材料形成。本专利技术的第2多层构成半导体微型组件，是将具有复数个第1埋入导体及上表面上组装了半导体芯片的树脂衬底，和具有形成了为收纳上述半导体芯片的开口部及与上述复数个第1埋入导体电连接的复数个第2埋入导体的薄膜部件交替叠层而形成的多层构成半导体微型组件，上述复数个第1埋入导体，在围绕为组装上述半导体芯片的组装区域的区域上，分别排列在由内向外的复数个列上，由上述复数个第1埋入导体构成的复数个列当中构成相互相邻列的第1埋入导体的之间的最短距离，随着从内侧向外侧的距离变化而变大。根据这个构成，因为可以在制造时使加在树脂衬底上的加压反力在树脂衬底面内均匀分布，所以能够减小弯曲量。还可以减小在树脂衬底上组装了半导体芯片上形成的半导体装置的电气特性的偏差或第1埋入导体和第2埋入导体之间的连接阻抗的偏差。上述复数个第2埋入导体，在围绕上述开口部的区域，分别排列在由内向外的复数个列上，由于上述复数个第2埋入导体构成的复数个列中构成相互相邻的列的第2埋入导体之间的最短距离，只要是随着从内侧向外侧的距离变化而变大，就可以使制造时使加在树脂衬底上的加压反力在树脂衬底面内均匀分布，减小弯曲量。本专利技术的第3多层构成半导体微型组件，是将具有复数个第1埋入导体及上表面上组装了半导体芯片的树脂衬底，和具有形成了为收纳上述半导体芯片的开口部及与上述复数个第1埋入导体电连接的复数个第2埋入导体的薄膜部件交替叠层而形成的多层构成半导体微型组件，上述复数个第1埋入导体，排列在围绕为组装上述半导体芯片的组装区域的区域，上述复数个第1埋入导体各自的直径，越离上述组装区域近越大，由此可以使半导体微型组件制造时加在树脂衬底上的加压反力在面内均匀分布，抑制弯曲量本文档来自技高网...

【技术保护点】
一种多层构成半导体微型组件，其特征为：由具有复数个第１埋入导体及上表面上组装了半导体芯片的树脂衬底，和具有形成了为收纳上述半导体芯片的开口部及与上述复数个第１埋入导体电连接的复数个第２埋入导体的薄膜部件交替叠层而形成，上述复 数个第１埋入导体，在围绕为组装上述半导体芯片的组装区域的区域上，分别排列在由内向外的复数个列上，由上述复数个第１埋入导体构成的复数个列当中构成外侧的列的第１埋入导体的排列间隔，比构成内侧的列的第１埋入导体的排列间隔大。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐藤元昭，川端毅，福田敏行，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]