系统封装的封装体技术方案

一种系统封装（ｓｙｓｔｅｍ－ｉｎ－ｐａｃｋａｇｅ，ＳＩＰ）的封装体，该封装体包含有一定义有封模区与周边区的载板、设置于该封模区中的至少一个芯片、设置于该封模区中并覆盖该芯片的封装胶体、分别设置于该周边区的载板表面的若干个焊垫以及覆盖于该周边区并暴露各该焊垫的部分表面的防焊层，且该防焊层中形成有至少一个容置空间。

【技术实现步骤摘要】
系统封装的封装体方法
本专利技术提供一种系统封装的封装体，尤指一种在封装载板周边区域形成 具有容置空间的防焊层的系统封装体。
技术介绍
随着电子产品功能与应用急遽增加，封装技术亦继续朝着高密度、微小 型、单芯片到多芯片、二维尺度到三维尺度等方向发展，故目前出现了与以 往所见到的传统封装型态在设计上、制作上以及材料应用上截然不同的先进封装结构，如晶圆级封装(wafer level package)、三维封装、多芯片封装 MCP(multi-chip package)和系统级封装(system in package, SIP)等超高密度的 封装型式。其中，最理想的状况为在一个硅芯片内，能将所有的集成电路容 纳进去，即系统化芯片(system on chip， SoC)为最佳。然而，将逐渐复杂化的 电路功能集中于个一芯片内除了制程技术上有困难外，芯片大小也会大幅增 大，造成芯片制程的复杂化，进而使良率下降以及成本上升。故与SoC技术 相比，强调体积小、高频、高速、短生产周期与低成本的系统化封装技术 SIP(system in package)便为达成前述目标，并可整合具有不同电路功能芯片 的较佳封装方法。请参考图1。图1为现有系统封装的封装体IO的示意图。如图l所示， 现有系统封装的封装体10包含有一栽板16,且载板16的表面上定义有一个 封膜区(molding area)30与 一个周边区(periphery area)32。其中，封膜区30内 包含有至少一个设置于载板16表面的芯片12, —个设置于载板16与芯片间 的黏着层14,以及覆盖于芯片12与部分载板16上的封装胶体24。同时，封 装体10另包含有若干条利用打线方式形成的焊线18电性连接芯片12与^板 16,以及设置于载板16另一表面上的若干个锡球22，以使锡球22通过载板 16内部的电路(未显示)而与芯片12电连接。此外，周边区32内包含有一防 焊层(solder mask)34(俗称绿漆)，以及若干个设置于栽板16表面的焊垫36， 其中焊垫36表面的水平高度与防焊层34表面的水平高齐平。 然而，现有系统封装的封装体IO在进行封膜制程时，覆盖在芯片12与 载板16表面的封装胶体24经常会溢出封膜区30流出至周边区32表面。由 于防焊层36表面的水平高度与焊垫36表面的水平高度齐平，因此在进行封 膜制程时，多余的封装胶体24将会无可避免的覆盖设置于周边区32表面的 若干个焊垫36与防焊层34，进而影响后续元件或锡球焊接(ball mounting)制 程中，附着被动组件(未显示)、主动组件(未显示)、锡球(未显示)在焊垫36 上的良率与稳定性。
技术实现思路
本专利技术的目的在于提供一种在封装栽板周边区域形成具有容置空间的防 焊层的封装体，以改善现有封装体因封装胶体外溢而导致焊垫污染等问题。为达成前述目的，本专利技术揭露一种系统封装(system-in-package, SIP)的封 装体，该封装体包含有一定义有封模区与周边区的栽板、设置于该封模区中 的至少一芯片、设置于该封模区中并覆盖该芯片的封装胶体、若干个分别设 置于该周边区的载板表面的焊垫，以及覆盖于该周边区并暴露各该焊垫的部 分表面的防焊层，且该防焊层中形成有至少一容置空间。由于本专利技术在载板的周边区内设置一个具有至少一容置空间的防焊层， 因此当封装结构进行封膜制程时，溢流出封膜区的封装胶体可有效容纳于该 防焊层的容置空间内，以改善现有封装结构因封装胶体外溢而污染焊垫的问 题，进而提升锡球焊接(ballmounting)制程在焊垫上的良率与稳定性。附图说明图1为现有系统封装的封装体的示意图。图2与图3为本专利技术较佳实施例的下封装体示意图。图4与图5为本专利技术另一实施例系统封装的封装体示意图。具体实施方式请参考图2与图3。图2与图3为本专利技术较佳实施例系统封装的下封装 体60示意图。如图2与图3所示，本专利技术的下封装体60包含有一载板62， 且载板62表面上定义有一封膜区(molding area)64与 一周边区(periphery area)66,而且以栽板62的厚度分布而言，封膜区64的厚度大于周边区66 的厚度。其中，封膜区64内包含有至少一芯片68，例如一设置于栽板62表 面覆晶芯片、 一设置于载板62与芯片68间的翻着层70以及一覆盖于芯片 68与部分载板62上的封装胶体72。同时，下封装体60另包含有若干条利用 打线方式形成的金线74，用来电连接芯片68与载板62,以及若干个设置于 栽板62的下表面的锡球76,以使锡球76通过栽板62内部的电路(未显示) 而与芯片68电连接。此外，如同现有系统封装的封装体，本专利技术的周边区66内也包含有一防 焊层80以及若干个设置于载板62表面的焊垫82，用来配合锡球焊接(ball mounting)等制程，以电连接其它的被动组件(未显示)、主动组件(未显示)、 芯片(未显示)或封装体(未显示)。其中，焊垫82表面的水平高度除了大于或 等于封膜区64表面的水平高度，也同时大于防焊层80表面的水平高度。此 外，封装胶体72与载板62间具有一接触面78，且接触面78低于防焊层80 于焊垫82的开口表面，如图2所示，或与焊垫82的开口表面齐平，如图3 所示。值得注意的是，本专利技术的防焊层80除了设置于栽板62表面以及包围若 干个焊垫82外，并同时包含有一容置空间84，形成于焊垫82之间。因此当 下封装体60进行封膜制程时，覆盖于芯片68与部分栽板62的封装胶体72 如溢出栽板62的封膜区64，可顺势容纳于防焊层80的容置空间84内，进 而避免溢出的封装胶体72覆盖设置于周边区66的各个焊垫82表面。其中， 焊垫82可利用金属层堆叠的方式，例如先在栽板62表面形成一个第一金属 层86,然后在第一金属层86上堆叠一个第二金属层88，并配合多层的防焊 层80或蚀刻防焊层80的方式来形成容置空间84。请参考图4与图5。图4与图5为本专利技术另一实施例系统封装的封装体 92示意图。如图4与图5所示，本专利技术的下封装体60又可配合一上封装体 90而形成一系统封装的封装体92。如同先前所述，下封装体60包含有一栽 板62，且载板62表面上定义有一封膜区(molding area)与 一周边区(periphery area)。其中，封膜区内包含有至少一芯片68,例如设置于栽板62表面的覆 晶芯片、 一设置于栽板62与芯片68间的#占着层70以及一覆盖于芯片68与 部分载板62上的封装胶体72。同时，下封装体60另包含有若千条利用打线 方式形成的金线74,用来电连接芯片68与栽板62，以及若干个设置于栽板 62下表面的锡球76,以使锡球76藉由载板62内部的电路(未显示)而与芯片 68电连接。此外，上封装体90包含有一载板94、至少一芯片96、 98设于载4反94 表面。其中，芯片96是利用若千条金线102利用打线方式连接栽板94,而 芯片98则是以覆晶封装方式利用若干个锡球100连接于栽板94表面。同时， 上封装体90另包含有一封装胶体104覆盖于芯片96、 98、金线102以及载 板94上。如图4所示，下封装体60利用若干个锡球106与上封装体90相连 接。然而，并不局限于此黏着方式本文档来自技高网...

【技术保护点】
一种系统封装的封装体，该封装体包含有：一载板，该载板之上表面定义有一封模区与一周边区；至少一芯片，设置于该封模区中；一封装胶体，设置于该封模区中并覆盖该芯片；若干个焊垫，分别设置于该周边区的载板表面；以及一防焊层，覆盖于该周边区；在载板的下表面设置有若干个锡球；其特征在于：前述焊垫表面的水平高度大于或等于该封模区表面的水平高度；封装胶体与该载板具一接触面，该接触面低于该防焊层在前述焊垫的开口表面；前述防焊层曝露各该焊垫的部分表面，且该防焊层中形成有至少一个容置空间。

【技术特征摘要】
1.一种系统封装的封装体，该封装体包含有一载板，该载板之上表面定义有一封模区与一周边区；至少一芯片，设置于该封模区中；一封装胶体，设置于该封模区中并覆盖该芯片；若干个焊垫，分别设置于该周边区的载板表面；以及一防焊层，覆盖于该周边区；在载板的下表面设置有若干个锡球；其特征在于前述焊垫表面的水平高度大于或等于该封模区表面的水平高度；封装胶体与该载板具一接触面，该接触面低于该防焊层在前述焊垫的开口表面；前述防焊层曝露...

【专利技术属性】
技术研发人员：庄孟融，李政颖，戴惟璋，朱吉植，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]