FET器件及其制造方法技术

本发明专利技术提供了一种芯片，包括：有源半导体区和场效应晶体管（“ＦＥＴ”），所述场效应晶体管（“ＦＥＴ”）具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述ＦＥＴ具有在所述沟道区的长度方向上的纵向和所述沟道区的宽度方向上的横向。掩埋介质应力产生区，具有在所述有源半导体区的一部分，例如，有源半导体区的东部分的主表面下面的第一深度处水平延伸的上表面。表面介质应力产生区，在所述有源半导体区的所述主表面处设置为侧向邻近所述有源半导体区。表面介质应力产生区从所述主表面延伸至基本上不大于所述第一深度的第二深度。通过所述掩埋和表面介质应力产生区施加的应力结合在一起给所述ＦＥＴ的所述沟道区施加剪切应力。

【技术实现步骤摘要】

本专利技术涉及半导体器件和工艺。更具体地说，本专利技术涉及具有介质应力产生区的半导体器件及其制造方法。
技术介绍
可以给某些类型的晶体管施加压缩应力或拉伸应力，以提升它们的性能。具体地，当给p型场效应晶体管(“PFET”)的沟道区施加纵向(在电流的方向上)压缩应力时，可以提升其性能。另一方面，当给n型场效应晶体管(“NFET”)的沟道区施加纵向拉伸应力时，可以提升其性能。已经提出了多种用于给这样的晶体管的沟道区施加压缩应力或拉伸应力的结构。在一些情况下，提出了在NFET或PFET附近提供一个或多个介质应力产生区，用于给晶体管施加有用应力。例如，共同转让的美国专利公开No.2004/0113174描述了一种在其中包括NFET或PFET的有源半导体区的外边缘处的隔离区中掩埋介质应力产生区的方法。在此情况下，合并了介质应力产生区和隔离区。尽管此方法能够起效，但是这些隔离-应力产生区需要一个设计点，此点可以同时满足对应力施加功能、隔离功能和制造它们所需工艺的潜在矛盾需求。由此，根据公知的技术，用于给NFET或PFET施加应力的介质应力产生区限制于隔离区所处的位置。为了突破此限制，很清楚需本文档来自技高网...

【技术保护点】
一种芯片，包括：有源半导体区，具有主表面和从所述主表面延伸至所述主表面下面的第一深度的厚度；场效应晶体管（“ＦＥＴ”），具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述沟道区的长度取向在所述有源半导体区的纵向上， 而所述沟道区的宽度取向在与所述纵向垂直的所述有源半导体区的横向上；第一介质应力产生区，侧向邻近所述有源半导体区的第一边缘，所述第一介质应力产生区从所述有源半导体区的所述主表面向下延伸至基本上不大于所述第一深度的深度；以及第二 介质应力产生区，只在与所述第一边缘相对的所述有源半导体区的第二边缘处的一部分所述有源半导...

【技术特征摘要】
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【专利技术属性】
技术研发人员：D奇丹巴尔拉奥，BJ格林，K里姆，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]