FET器件及其制造方法技术

本发明专利技术提供了一种芯片，包括：有源半导体区和场效应晶体管（“ＦＥＴ”），所述场效应晶体管（“ＦＥＴ”）具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述ＦＥＴ具有在所述沟道区的长度方向上的纵向和所述沟道区的宽度方向上的横向。掩埋介质应力产生区，具有在所述有源半导体区的一部分，例如，有源半导体区的东部分的主表面下面的第一深度处水平延伸的上表面。表面介质应力产生区，在所述有源半导体区的所述主表面处设置为侧向邻近所述有源半导体区。表面介质应力产生区从所述主表面延伸至基本上不大于所述第一深度的第二深度。通过所述掩埋和表面介质应力产生区施加的应力结合在一起给所述ＦＥＴ的所述沟道区施加剪切应力。

【技术实现步骤摘要】

本专利技术涉及半导体器件和工艺。更具体地说，本专利技术涉及具有介质应力产生区的半导体器件及其制造方法。
技术介绍
可以给某些类型的晶体管施加压缩应力或拉伸应力，以提升它们的性能。具体地，当给p型场效应晶体管(“PFET”)的沟道区施加纵向(在电流的方向上)压缩应力时，可以提升其性能。另一方面，当给n型场效应晶体管(“NFET”)的沟道区施加纵向拉伸应力时，可以提升其性能。已经提出了多种用于给这样的晶体管的沟道区施加压缩应力或拉伸应力的结构。在一些情况下，提出了在NFET或PFET附近提供一个或多个介质应力产生区，用于给晶体管施加有用应力。例如，共同转让的美国专利公开No.2004/0113174描述了一种在其中包括NFET或PFET的有源半导体区的外边缘处的隔离区中掩埋介质应力产生区的方法。在此情况下，合并了介质应力产生区和隔离区。尽管此方法能够起效，但是这些隔离-应力产生区需要一个设计点，此点可以同时满足对应力施加功能、隔离功能和制造它们所需工艺的潜在矛盾需求。由此，根据公知的技术，用于给NFET或PFET施加应力的介质应力产生区限制于隔离区所处的位置。为了突破此限制，很清楚需要进一步改进的结构和工艺。
技术实现思路
在此根据本专利技术的实施例提供的结构和方法允许在PFET或NFET中使用的介质应力产生区的位置，例如，介质应力产生区的布置、尺寸、边缘等不受用于隔离所述PFET和NFET的隔离区的位置限制。由此，根据本专利技术的一个实施例，通过“掩埋”介质应力产生区给FET的沟道区施加应力。通过类似工艺，根据本专利技术的一个实施例的其它介质应力产生区是在有源半导体区的主表面处提供的表面区。优选这些表面介质应力产生区在其中通常提供隔离区的位置中起结合隔离-应力产生区的作用。根据本专利技术的实施例，通过掩埋和表面介质应力产生区的组合给所述FET的沟道区施加剪切应力。由此，根据本专利技术的一个实施例，在FET的一侧上，例如，在设置源极区的FET的一侧上，掩埋介质应力产生区在一部分所述有源半导体区下面水平延伸，所述介质应力产生区具有位于有源半导体区下面的上表面。与所述有源半导体区共享的掩埋介质应力产生区的边缘在远离所述上表面的方向上延伸。根据本专利技术的优选实施例，可以将此边缘形成地比沟槽隔离区定位的边缘更接近所述PFET或NFET的沟道区。此外，在所述FET的另一侧上，即，在优选与其上设置了掩埋介质应力产生区的一侧相反的一侧上的有源半导体区的主表面处提供表面介质应力产生区。所述掩埋介质应力产生区和所述表面介质应力产生区结合起来在相反方向上给所述FET的所述沟道区施加应力，以对其施加剪切应力。附图说明图1A为根据本专利技术的一个实施例的FET的正面平面图。图1B为沿图1A中所示的FET的线1B-1B的截面图。图1C为沿图1A中所示的FET的一个变化的线1B-1B的截面图。图2为根据本专利技术的另一个实施例的FET的正面平面图。图3A仍为根据本专利技术的另一个实施例的FET的正面平面图。图3B为沿图3A中所示的FET的线3B-3B的截面图。图3C为沿图3A中所示的FET的一个变化的线3B-3B的截面图。图4到7为截面图，示出了制造图1A中所示FET的工艺，具体截面对应于图1A的线1B-1B。具体实施例方式根据提供简单工艺的本专利技术的实施例，提供了给PFET或NFET晶体管的沟道区施加压缩应力和/或拉伸应力的新方法，而且它们可以集成到制造集成电路或“芯片”的PFET和NFET晶体管的现有方法中。根据在此描述的本专利技术的各种实施例，提供了各种形式的FET，其中至少一个掩埋介质应力产生区位于一部分有源半导体区的下面，在第一方向上给FET的沟道区施加应力，至少一个表面介质应力产生区位于有源半导体区表面处，在与第一方向相反的第二方向上给沟道区施加应力。图1A为正面平面图，示出了根据本专利技术的一个实施例的PFET100，其中表面介质应力产生区150在第一方向156上给PFET的沟道区(图1A中未示出)施加压缩应力，而掩埋介质应力产生区152在相反的第二方向上给PFET的沟道区施加压缩应力。如图1A中所示，PFET的有源半导体区104部分通过示意性示为浅沟槽隔离(“STI”)区的隔离区106限定。STI区106由此限定了有源半导体区104的边界或“边缘”。在对PFET100的描述中，提供与其相关的参考框架有助于定位PFET的部分和掩埋介质应力产生区。指南针方向即，北、南、东和西提供了用于描述PFET的有用参考框架。图例101示出了这些方向。这些方向没必要和真实的北、南、东和西向一致，这是因为PFET100可以在任何方向上，以相对于真实北向的任何角度工作。因此，图例101所示方向在描述PFET100的各个部分的相对布置和取向中十分有用。如由STI区106限定的，有源半导体区104的边缘包括西边缘108，和在PFET的纵(东西)向112上与西边缘相对的东边缘110。STI区106还限定了有源半导体区104的北边缘114和在PFET的横向118上与北边缘相对的南边缘116。还如图1A中所示，包括栅极导体121和介质侧壁或隔离物123的栅极120位于源极区122和漏极区124之间的有源半导体区上。在图1A中所示的PFET中，第一和第二介质应力产生区150、152给有源半导体区104施加压缩应力。具体地说，存在于有源半导体区顶(主)表面处的第一介质应力产生区150具有限定有源半导体区104的西边缘108的内边缘。第二(掩埋)介质应力产生区152置于离有源半导体区的主表面预定深度处。第二介质应力产生区152位于东边缘110处的一部分有源半导体区104下面。图1A中所示的压缩介质应力产生区优选为“膨胀氧化物”区的形式，即，至少比原来被半导体衬底的半导体材料占据的体积稍微膨胀的氧化物区。如通过箭头156、158所指，第一第二介质应力产生区在相反方向上给PFET的沟道区施加应力。这些介质应力产生区的作用是给在有源半导体区的相反(西和东)边缘108、110处和离主表面不同深度处的PFET的沟道区施加相反方向的应力，以给沟道区施加剪切应力。图1B为沿图1A中所示的PFET100的线1B-1B的截面图。如图中所述，在优选为硅衬底的体半导体衬底162中提供有源半导体区104。有源半导体区104的面限定了半导体衬底的主表面105。包括栅极导体121和隔离物123的栅极120位于PFET的沟道区132上，通过栅极介质125相互隔离。沟道区132的边缘由栅极导体的第一边缘134和与其相反的第二栅极边缘136的纵向位置确定。包括可选延伸和/或晕圈区126的源极区122从第一栅极边缘134附近延伸到STI区106处的有源半导体区的西边缘108。包括可选延伸和/或晕圈区127的漏极区124从沟道区的第二边缘136附近延伸到STI区106处的有源半导体区的东边缘110。如上所述，第一介质应力产生区150在主表面105处具有顶表面并从此向下延伸。第一介质应力产生区具有限定有源半导体区西边缘的内边缘，PFET的源极区122置于西边缘处。第二介质应力产生区152具有置于离半导体衬底主表面105第一深度160处的上表面140。如图1B中见，第二(掩埋)应力产生区的上表面位于有源半导体区的厚度下面，同时从主表本文档来自技高网...

【技术保护点】
一种芯片，包括：有源半导体区，具有主表面和从所述主表面延伸至所述主表面下面的第一深度的厚度；场效应晶体管（“ＦＥＴ”），具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述沟道区的长度取向在所述有源半导体区的纵向上， 而所述沟道区的宽度取向在与所述纵向垂直的所述有源半导体区的横向上；第一介质应力产生区，侧向邻近所述有源半导体区的第一边缘，所述第一介质应力产生区从所述有源半导体区的所述主表面向下延伸至基本上不大于所述第一深度的深度；以及第二 介质应力产生区，只在与所述第一边缘相对的所述有源半导体区的第二边缘处的一部分所述有源半导体区下面，所述第二介质应力产生区具有在所述第一深度水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸，所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力，以使所述第一和第二应力结合在一起给所述沟道区施加剪切应力。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D奇丹巴尔拉奥，BJ格林，K里姆，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]