SOI基板及其制造方法技术

该ＳＯＩ基板具备由半导体单晶构成的支承基板和经由氧化膜在上述支承基板上贴合并由半导体单晶构成的活性层，上述氧化膜只在上述活性层上形成，只选择使用通过等离子体蚀刻法生成的反应性自由基蚀刻上述活性层表面，由此使上述活性层的厚度在１０－２００ｎｍ的范围内形成，并且使上述活性层整体的膜厚差在１．５ｎｍ或以下。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在使用氢离子注入技术制作的氧化膜上设置活性层的SOI(绝缘体上硅薄膜)基板和制造该基板的方法。本申请对2004年5月28日申请的日本国特许出愿第2004-159398号主张优先权，其内容引用于本文。
技术介绍
以往公开了下述SOI晶片制造方法首先，在两片硅晶片的至少一片上形成氧化膜，同时从一片硅晶片的上面注入氢离子或稀有气体离子，在该晶片内部形成微小气泡层(包埋层)，接着经由氧化膜，使该片晶片的离子注入面与另一片晶片紧密接触，然后通过热处理、以微小气泡层作为解理面，将一片晶片分离成薄膜状(例如参照专利文献1)。该SOI晶片的制造方法中，除去所得SOI基片解理面的缺陷层的方法可以使用作为化学机械抛光的CMP法(化学机械抛光法)；在氧气氛中进行热处理，使表面附近氧化的牺牲氧化法；被称为PACE法(等离子体辅助化学蚀刻)的气相蚀刻法。该PACE法是具备夹持SOI晶片并上下配置的一对电极、向该电极间施加高频的高频电源、和在一个电极上与SOI晶片相对设置的可在SOI晶片上自由移动的洞，使等离子体在该洞内局部发生，通过该等离子体蚀刻活性层的方法。使用该PACE法蚀刻活性层时，首先要测定SOI晶片的活性层厚度分布，接着，根据该厚度分布控制洞的行走速度。由此，活性层暴露于等离子体下的时间得到控制，因此可以除去活性层表面的晶体缺陷层，同时使活性层的厚度均匀。但是，上述以往专利文献1中所示的SOI晶片的制造方法中，在洞中产生的等离子体不仅包含不会使活性层产生损伤的反应性自由基，也包含对活性层产生损伤的反应性离子，该反应性离子也用作蚀刻活性层表面的蚀刻剂，因此存在使活性层产生损伤的问题。上述以往的CMP法或牺牲氧化法中，由于是同时使整体形成薄膜，因此不可能改善活性层厚度在面内的均匀性，薄膜化量在面内未必均匀，初期面内厚度有偏差，相反可能使面内均匀性变差。上述以往专利文献1中所示的SOI晶片的制造方法中，晶片形状在周缘部分变薄，因此无法贴合直至周边附近，存在被称为台阶区域的非活性区域(宽1-2mm)。该非活性区域和活性区域的边界线并不一定是平滑的，产生凹凸，特别是非活性区域(台阶区域)上呈岛状孤立或半岛状凸出的微小活性区域成为发生颗粒的原因。专利文献1日本特开平11-102848号公报(权利要求1、段落(0016)、段落(0021)、段落(0030))
技术实现思路
本专利技术的目的在于提供可除去活性层表面的晶体缺陷层，同时不会对活性层表面产生损伤，可降低活性层整体的膜厚偏差，使活性层的膜厚均匀的SOI基板及其制造方法。本专利技术的另一目的在于提供通过使贴合基板的周缘非活性区域和活性区域的边界线圆滑，可以抑制颗粒产生的SOI基板及其制造方法。本专利技术的SOI基板是对具备支承基板和活性层的SOI基板进行改良所得，其中所述支承基板由半导体单晶构成，所述活性层由经由氧化膜贴合在支承基板上的半导体单晶构成。其特征性构成在于氧化膜只在活性层上形成，只选择性使用通过等离子体蚀刻法生成的反应性自由基，以此蚀刻活性层表面，由此在10-200nm范围内形成活性层的厚度，且活性层整体的膜厚差成为1.5nm或以下。该SOI基板中，只选择性使用通过等离子体蚀刻法生成的反应性自由基来蚀刻活性层表面，因此不会对活性层表面产生损伤，可降低活性层的膜厚偏差，使活性层的膜厚均匀。本说明书中，“活性层整体的膜厚偏差”中的“整体”是指除去活性层周缘的倒角部分的部分。本专利技术的SOI基板的制造方法包含以下步骤在由半导体单晶构成的活性层用基板的至少表面上形成氧化膜的步骤；由活性层用基板的表面注入氢离子，在活性层用基板内部形成离子注入区域的步骤；经由氧化膜，将活性层用基板与由半导体单晶构成的支承基板紧密接触，在该状态下通过第一热处理，在活性层用基板的离子注入区域处从支承基板分离，在支承基板的表面形成活性层，制作贴合基板的步骤；测定活性层整体膜厚的步骤；只选择使用通过等离子体蚀刻法生成的反应性自由基，较多蚀刻活性层膜厚厚的部分，且较少蚀刻活性层膜厚薄的部分，至少将活性层蚀刻100nm，使其减薄至规定的厚度的步骤；和通过第二热处理等离子体蚀刻后的贴合基板而提高贴合强度的步骤。该SOI基板的制造方法中，只选择使用通过等离子体蚀刻法生成的反应性自由基，根据活性层膜厚的偏差来蚀刻活性层表面，因此可以除去活性层表面、即由于第一热处理而产生的离子注入区域中分离面的晶体缺陷层，同时不会对活性层表面产生损伤，可降低活性层的膜厚偏差，使活性层的膜厚均匀。该SOI基板的制造方法中，还可以包含以下步骤不管活性层膜厚的测定数据，进一步将贴合基板周缘的非活性区域和活性区域的边界部分等离子体蚀刻掉基于膜厚测定数据得到的等离子体蚀刻前的活性层的厚度大小的量。此时，通过附加一个将贴合基板周缘的非活性区域和活性区域的边界部分进一步等离子体蚀刻的步骤，无需增加工艺步骤，即可以使上述非活性区域和活性区域的边界线圆滑，由此可以抑制颗粒的产生。专利技术效果根据本专利技术，只在活性层上形成氧化膜，只选择使用通过等离子体蚀刻法生成的反应性自由基来蚀刻活性层表面，由此以10-200nm的范围形成活性层的厚度，并且使活性层整体膜厚的偏差成为1.5nm或以下，因此不会对活性层表面产生损伤，可以降低活性层膜厚的偏差，使活性层的膜厚均匀。由至少在表面形成了氧化膜的活性层用基板的表面注入氢离子，在活性层用基板内部形成离子注入区域，经由氧化膜，将活性层用基板与支承基板紧密接触，在该状态下通过第一热处理将活性层用基板在离子注入区域处从支承基板分离，在支承基板的表面形成活性层，制作贴合基板，测定活性层整体的膜厚，进一步只选择使用通过等离子体蚀刻法生成的反应性自由基来蚀刻活性层表面，使活性层减薄至规定的厚度，然后对该贴合基板进行第二热处理。由此，可以除去活性层表面的晶体缺陷层，同时不会对活性层表面产生损伤，可以降低活性层膜厚的偏差，使活性层的膜厚均匀。进一步如果将下述步骤附加于上述蚀刻工艺中，则无需增加工序，即可以使上述活性区域和非活性区域的边界线圆滑，因此可以抑制颗粒的产生即，不管活性层膜厚的测定数据，进一步将贴合基板周缘的非活性区域和活性区域的边界部分等离子体蚀刻掉基于膜厚测定数据得到的等离子体蚀刻前的活性层的厚度大小的量。附图简述附图说明图1是按照步骤顺序表示本专利技术实施方案的SOI基板的制造方法的图。图2是表示等离子体蚀刻法的原理的截面构成图。图3是表示等离子体蚀刻装置的截面构成图。图4是表示根据膜厚测定数据对SOI基板进行等离子体蚀刻后，进一步对非活性区域和活性区域的边界部分进行等离子体蚀刻的步骤的图。符号说明11...SOI基板、12...支承基板、13...活性层、14...活性层用基板、16...离子注入区域、17...厚壁部分、18...贴合基板、21...第一氧化膜、22...第二氧化膜、28...反应性自由基、31...非活性区域和活性区域的边界部分实施专利技术的最佳方案下面，根据附图对实施本专利技术的最佳方案进行说明。如图1所示，SOI基板11具备支承基板12和活性层13，该支承基板12由硅单晶晶片构成，该活性层13由经由第一氧化膜21与支承基板12贴合的硅单晶晶片构成。上述第一氧化膜21是具有电绝缘性的硅氧化膜(S本文档来自技高网...

【技术保护点】
ＳＯＩ基板，其特征在于：具备由半导体单晶构成的支承基板和经由氧化膜在上述支承基板上贴合且由半导体单晶构成的活性层，上述氧化膜只在上述活性层上形成，只选择使用通过等离子体蚀刻法生成的反应性自由基来蚀刻上述活性层表面，使上述活性层的厚度在１０－２００ｎｍ的范围形成，并且使上述活性层整体的膜厚差形成为１．５ｎｍ或以下。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：森田悦郎，佐野理太郎，远藤昭彦，
申请(专利权)人：株式会社上睦可，
类型：发明
国别省市：JP[日本]