制造半导体器件的方法技术

本发明专利技术为一种制造半导体器件的方法，该方法包括下列步骤：在衬底中形成器件隔离区，以将所述器件隔离区分成第一和第二扩散区；在所述衬底上形成待处理的目标膜；在待处理的膜上形成硬掩模层和第一抗蚀剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图案作为掩模蚀刻所述硬掩模层；在所述硬掩模层上形成第二抗蚀剂层；在所述第二抗蚀剂层上形成包括第一间隔的第二图案，以隔离第一图案；通过利用形成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀刻，在所述硬掩模层上形成包括由第一间隔缩减的第二间隔的第三图案；以及通过利用形成在所述硬掩模层上的第三图案蚀刻待处理的膜。

【技术实现步骤摘要】

本专利技术涉及一种。更具体地，本专利技术涉及 一种制造高集成度半导体器件的方法，且涉及通过利用尺寸控制技术 分离诸如晶体管的器件中的互连图案的精细图案形成方法。
技术介绍
近年来，不断倾向于制造越来越精细且越来越集成的半导体器件。 这种按比例縮小的趋势导致安装在LSI电路上的MOS晶体管中的更短 的栅长度以及相互邻近布线的更短的距离和更小的间距。同样，还对 于如安装在LSI电路上的SRAM的存储单元，要求通过增加堆积密度 来减小位成本。因此，使用分辨率增强技术(RET)，如可选的相移掩 模(例如Levenson相移掩模)技术来满足对尺寸减小的要求。然而， 半导体器件尺寸减小要求的变化快于光刻分辨率的提高。因此，代替 光刻中的分辨率提高，实际使用通过各向同性干蚀刻图案化的光致抗 蚀剂(例如，对于以线和间隔布置的栅电极)减小光致抗蚀剂图案尺 寸的抗蚀剂修整工艺来制造低于当前光刻的分辨率极限之下的精细图 案。日本专利待审公布No.2004-103999公开了一种通过形成第一图案， 然后形成精细间隔图案以通过曝光和显影成为第二图案，形成用于LSI 电路的精细图案的技术。另一方面，日本专利待审公布No.2005-166884 利用间隔控制膜和用来形成优于光刻分辨率技术达到的间隔的精细间 隔的抗蚀剂掩模，在待处理的膜上进行处理。日本专利待审公布No.2006-41364公开了一种形成布线的方法，其中抗反射涂膜用由CHF3、 CF4和02组成的气体蚀刻。该文献详细说 明了用CHF3:0^1:1至9:1的蚀刻气体对抗反射涂膜的蚀刻能够在不改 变图案尺寸的情况下蚀刻。日本专利待审公布No.2006-156657公开了一种通过在光刻分辨率内在导电膜上形成第一图案，然后通过干蚀刻修整该第一图案，形成 低于光刻分辨率极限的精细图案的技术。(图9)日本专利待审公布No.2002-198362和日本专利待审公布 No.2002-141336公开了一种通过利用02(蚀刻剂)和例如01^2或0^3 的增强沉积的添加气体的混合气体形成接触孔的方法。在该文献中， 描述了调节CH2F2气体流来控制接触孔的直径。然而，本专利技术人发现了下面描述的问题。当通过分开第一图案与 第二图案形成布线图案的场合发生第二图案中的偏移时，由于在布线 图案和连接到该布线图案的其上或下导电层之间需要重叠的部分中发 生偏移，所以不能获得半导体器件的所希望的性质。
技术实现思路
一方面，本专利技术包括一种，该方法包括下 列步骤在衬底中形成器件隔离区，以将扩散区分成第一和第二区域； 在衬底上形成待处理的膜；在待处理的膜上形成硬掩模层和第一抗蚀 剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图案作为掩模 蚀刻该硬掩模层；在该硬掩模层上形成第二抗蚀剂层；在第二抗蚀剂 层上形成包括第一间隔(以分开第一图案)的第二图案；通过利用形 成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀刻，在该硬 掩模层上形成包括由第一间隔縮减的第二间隔的第三图案；以及通过 利用形成在硬掩模层上的第三图案蚀刻待处理的膜。另一方面，本专利技术包括一种，该方法包括下列步骤在衬底上形成待处理的膜；在待处理的膜上形成硬掩模层 和第一抗蚀剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图 案作为掩模蚀刻该硬掩模层；在该硬掩模层上形成第二抗蚀剂层；在 第二抗蚀剂层上形成包括第一间隔(以分开第一图案)的第二图案； 通过利用形成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀 刻，在该硬掩模层上形成包括由第一间隔縮减的第二间隔的第三图案； 通过利用形成在硬掩模层上的第三图案蚀刻待处理的膜，以形成第一 布线图案和第二布线图案；在待处理的膜上形成层间绝缘膜；以及形 成分别使第一布线图案和第二布线图案连接该层间膜的第一和第二接 触孔。附图说明结合附图，由下面的说明，本专利技术的上述和其它目的、优点和特 征将变得更明显，其中图1 (A)至1 (D)是示出根据本专利技术实施方案的制造半导体器 件的方法的剖视图2示出了本专利技术第二实施方案的工艺流程；图3 (A)至3 (C)是示出根据本专利技术实施方案的制造半导体器 件的方法的剖视图4 (A)至4 (C)是示出根据本专利技术实施方案的制造半导体器 件的方法的俯视图5 (A)至5 (C)是示出根据本专利技术实施方案的制造半导体器 件的方法的剖视图6 (A)至6 (C)是示出根据本专利技术实施方案的制造半导体器 件的方法的俯视图7 (A)至7 (C)是示出根据本专利技术实施方案的制造半导体器 件的方法的俯视图8是示出SRAM对电极之间的尺寸和修整曝光中焦点的深度 (DOF)之间关系的曲线图9 (A)和图9 (B)是示出制造常规半导体器件的方法的俯视图10 (A)和图10 (B)是示出制造常规半导体器件的方法的剖视图11是示出尺寸转换差(size conversion difference)(由抗蚀剂 图案成为蚀刻硬掩模的尺寸改变)和蚀刻气体流速之间关系的曲线图； 图12是示出硬掩模层的膜厚度和尺寸转换差之间关系的曲线图； 图13是本专利技术第三实施方案的工艺流程图14 (Al) 、 (A2) 、 (Bl) 、 (B2) 、 (CI)和(C2)示出了本专利技术第三实施方案的制造半导体器件方法的说明图解；图15 (A)是示出图14 (B2)的图和剖视图；和 图15 (B)是示出图14 (C2)的图和剖视图。具体实施例方式参考附图和说明性实施方案，将说明根据本专利技术的制造半导体器 件的方法的优选实施方案。这里，相同的附图标记表示相同的元件， 以省略对附图的重复描述。本领域的技术人员将认识到，利用本专利技术 的教导可以完成许多可选的实施方案，且本专利技术并不限于以说明为目 的而示出的实施方案。(第一实施方案)图1是示出根据本专利技术的的实施方案的剖 视图。本实施方案的包括通过利用包括第一图 案的抗蚀剂70a处理衬底50上的掩模层10来获得第二图案(图1 (A) 至l (C))，和通过利用处理成第二图案的掩模层lOa作为掩模蚀刻 形成在衬底50上的布线层40 (图1 (D))。这里，处理第二图案的 间隔宽度c，使得比第一图案的间隔宽度窄。下面将说明本实施方案中的中的各个步骤。首先，如图1 (A)所示，以预定间距形成扩散区80。在扩散区 80之间形成器件隔离(STI)区(氧化膜)55的衬底50上形成栅绝缘 膜45。接下来，在该栅绝缘膜45上形成多晶硅膜40作为布线层。接 下来，在该多晶硅膜40上按顺序形成第一硬掩模层30、第二硬掩模层 20和第三硬掩模层10。接下来，在第三硬掩模层10上形成抗反射涂 (ARC)膜60。接下来，施加和沉积抗蚀剂(例如，ArF抗蚀剂)70。 接下来，将该抗蚀剂暴露于ArF光，并通过利用包括第一图案的光掩 模(在图中未示出)显影。由此，如图1 (B)所示，形成了包括第一 图案的抗蚀剂70a。在形成包括该第一图案的抗蚀剂70a的单元期间， 移除了在抗蚀剂70中直接在多晶硅膜40中待移除的部分上方的区域， 以提供宽度b。例如，可以使用SiOC、 Si02、 SiON、 SiN、 SiC、 SiOF或SiCN 作为第一、第二和第三硬掩模层30、 20和10。接下来，如图l(C)所示，通过利用抗蚀剂70a作为转本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，该方法包括下列步骤：　在衬底中形成器件隔离区，以将扩散区分成第一和第二扩散区；　在所述衬底上形成待处理的膜；　在所述待处理的膜上形成硬掩模层和第一抗蚀剂层；　在所述第一抗蚀剂层上形成第一图案；　通过利用所述第一图案作为掩模来蚀刻所述硬掩模层；　在所述硬掩模层上形成第二抗蚀剂层；　在所述第二抗蚀剂层上形成包括第一间隔的第二图案，以隔离所述第一图案；　通过利用形成在所述第二抗蚀剂层上的所述第二图案作为掩模进行尺寸转换蚀刻，在所述硬掩模层上形成包括有从所述第一间隔缩减的第二间隔的第三图案；以及　通过利用形成在所述硬掩模层上的所述第三图案来蚀刻所述待处理的膜。

【技术特征摘要】
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【专利技术属性】
技术研发人员：谷口谦介，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]