形成半导体器件及其结构的方法技术

一种形成半导体器件（１０）的方法，包括：提供包括硅的半导体衬底（１２），在所述半导体衬底的所述表面上形成电介质层（１４），在所述电介质层上方形成包括硅的栅电极（１６），使所述栅电极下方的所述电介质层凹陷；用分立电荷储存材料（２４或５４）填充所述凹陷（１９），氧化所述栅电极的一部分（３０）；以及氧化所述半导体衬底的一部分（２１）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术主要涉及半导体器件，更具体地，涉及非易失性储存器件。
技术介绍
电可擦除可编程只读存储器(EEPROM)结构普遍地用在用于非 易失性数据储存的集成电路中。随着半导体器件的持续发展，这种半 导体器件的操作电压经常被降低以适合小功率应用。期望在确保器件 速度和功能被保持或提高的同时，有这样的操作电压的降低。 一种 EEPROM器件，其在低于连续浮栅器件的操作电压的操作电压上运行， 其使用硅-氧化物-氮化物-氧化物-硅(SONOS)结构，其中电荷被储存 在氮化物层中。在SONOS结构中，电荷可以被储存在SONOS结构的 任何一端或两端。这允许SONOS结构储存4种状态(00,01,10和11)。 因此，可以储存两位。SONOS结构使用具有高阱密度的氮化物层储存电荷。这种高阱密 度引起电子根据Frenkel-Poll机制从一种状态跃迁到另一状态。随着 SONOS结构的沟道区减小，由于Frenkel-Poll机制两种状态不能彼此 区分。这降低了多位储存的能力。因此，需要随着沟道长度减小，能 够在SONOS结构中多位储存。附图说明本专利技术通过实例示意，且不限于附图，其中相同的标记表示相同 的元件。图1示出根据本专利技术的实施例，在电介质层、栅电极，以及防反 射涂层形成在半导体衬底上后的半导体器件的一部分的剖视图2示出根据本专利技术的实施例，在使电介质层形成凹陷之后的图1的半导体器件；图3示出根据本专利技术的实施例，在形成氮化物层之后的图2的半 导体器件；图4示出根据本专利技术的实施例，在图形化所述氮化物层之后的图 3的半导体器件；图5示出根据本专利技术的实施例，在形成氧化工艺后的图4的半导 体器件；图6示出根据本专利技术的实施例，在形成源/漏延伸区、间隔和深源 /漏区之后的图5的半导体器件；图7示出根据本专利技术的实施例，在形成氧化工艺之后的图2的半 导体器件；图8示出根据本专利技术的实施例，在形成源/漏延伸区、间隔和深源 /漏区之后的图7的半导体器件；图9示出根据本专利技术的实施例，在形成所述氮化物层之后的图2 的半导体器件；图IO示出根据本专利技术的实施例，在形成所述电介质层之后的图9 的半导体器件；图11示出在本专利技术半导体器件上方形成另一氮化物层之后的图 IO的半导体器件；图12示出根据本专利技术的实施例，在刻蚀所述另一氮化物层之后的 图11的半导体器件；以及图13示出在进一步加工之后的图12的半导体器件。普通技术人员了解，图中元件是为简单清楚目的而示意，不需要 按比例绘制。例如，图中一些元件的尺寸可相对于其它元件放大，以 帮助理解本专利技术的实施例。具体实施例方式图1示出具有半导体衬底12、电介质层14、栅电极16和防反射 涂(ARC)层18的半导体器件10的剖视图。普通技术人员应认识到，ARC层18用于刻蚀栅电极层导致形成栅电极16。半导体衬底12可以是任何半导体材料或材料的组合，诸如硅锗、绝缘体上硅(SOI)(例如全 耗尽SOI(FDSOI))、硅、单晶硅等材料及以上的组合。在进一步说明 之后将更好理解的是，半导体衬底12是可被氧化的材料。在一个实施 例中，电介质层14形成在半导体衬底12的表面上。电介质层14可以 是任何绝缘层，诸如二氧化硅、氮氧化物(优选地为富氧氮氧化物) 或氮化物，只要它不是与之后形成的分立电荷储存材料相同的材料。 例如，如果电介质层14与之后形成的分立电荷储存材料均为氮化物， 则电介质层14与分立电荷储存材料相比是更高品质的氮化物。在另一 个实施例中，电介质层14与之后形成的分立电荷储存材料均为氮化物， 但是氮化物是通过改变加工参数诸如改变温度和使用不同比率的化学 物而形成的。电介质层14应当比之后形成的分立电荷储存材料具有更 少的俘获点，因为，在进一步说明后可理解，介质层14的一部分将阻 止Frenkd-Poole机制在之后形成的分立电荷储存材料中发生，或使其 最小。任何传统工艺可以用于形成电介质层14，诸如化学气相沉积 (CVD)、原子层沉积(ALD)，或热生长。在一个实施例中，电介 质层14的厚度为大约30至500埃。栅电极16在电介质层之上形成，它可以是任何适合的可被氧化的 材料，诸如多晶硅。ARC层18可以是任何适合的材料，诸如富硅氮化 硅。任何传统工艺都可以用来形成栅电极16和ARC层18，诸如化学 气相沉积(CVD)或原子层沉积(ALD)。在形成图l的结构后，如图2所示，使电介质层相对于栅电极16 形成凹陷，以在间隙或凹陷19之间产生隔离区20。在一个实施例中， 通过进行底切刻蚀使电介质层14形成凹陷。如果电介质层14为二氧 化硅，HF湿法蚀刻可以被使用。替代地，干法各向同性刻蚀可以被使 用。底切刻蚀可以被控制以控制最终的隔离区20的宽度。 一种控制刻 蚀方法包括每次进行一个湿法刻蚀或一组湿法刻蚀时改变HF镀液。在 一个实施例中，每个间隙19的宽度在约0.01至0.2微米之间，或更优选地在约0.01至0.05微米之间。在形成隔离区20后，在半导体器件IO上面且包括在间隙19内形 成分立电荷储存材料22。在图3所示实施例中，间隙19显示为被完全 填充，然而，间隙19可以不用分立电荷储存材料22完全地填充，但 应当至少用分立电荷储存材料22基本地填充(例如，至少50%)。因 此，分立电荷储存材料22至少部分地填充间隙19。如果没有用分立电 荷储存材料22完全填充间隙19，如将对图9至图12的说明，则间隙 19的其余部分可用其它材料填充。替代地，如果分立电荷储存材料22 未填充间隙19，则间隙19可以用空气填充，这通过帮助隔离在后面形 成的分立电荷储存区(从电荷储存材料22产生的)和隔离区20可以 帮助减少Frenkel-Pool机制。如图3所示，分立电荷储存材料22为连续层，诸如通过CVD (例 如，低压CVD(LPCVD))形成的氮化物层。因为LPCVD氮化物具有 很多阱，优选地采用LPCVD氮化物。如以上对介质层14的阐述，其 一部分成为隔离区20，用于分立电荷储存材料的材料应当比绝缘区20 所用材料具有更高的阱密度。在其它实施例中，分立电荷储存材料可 是单球形或多球形，诸如纳米团簇(或纳米晶体)或包括金属和硅(如 硅化钨)材料的合金。任何已知方法都可以被使用来形成分立电荷储 存材料。如图4所示，分立电荷储存材料22的不在间隙19内的部分被移 除，留下分立电荷储存材料22和间隙19。如前面所述，分立电荷储存 材料22基本上填充间隙19，不需要完全地填充间隙19。在形成分立电荷储存区24后，如图5所示，进行氧化工艺来形成 阻滞区28、隧穿区26、氧化衬底区25以及隔离侧壁30。在一个实施 例中，氧化工艺为多晶硅再氧化(polyreox)工艺。在一个实施例中，多 晶硅再氧化工艺是在约800至1000摄氏度间温度下的千法氧化，且生长量为大约30至150埃。包括可氧化元素的材料(如硅)的任何暴露 表面将在多晶硅再氧化工艺中被氧化。而且，氧化会侵入到体材料中。 然而，侵入量取决于氧化扩散的速度。例如，因为在氮化物和硅界面之间的氧扩散比在硅体内扩散快，所以阻滞区28和隧穿区26比隔离 侧壁30侵入栅电极16更深(如果栅电极16和半导体衬底12包括硅 而且分立电荷储存区24包括氮)。因为氧在多晶硅内本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：　提供包括硅的半导体衬底，其中所述半导体衬底具有表面；　在所述半导体衬底的所述表面上形成电介质层；　在所述电介质层上方形成包括硅的栅电极；　使所述栅电极下方的所述电介质层凹陷以 形成凹陷；　用分立电荷储存材料填充所述凹陷；　氧化所述栅电极的一部分；以及　氧化所述半导体衬底的一部分。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：齐南布赖恩李，库米恩昌，郑M洪，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]