一种处理器件的衬底的方法，包括以下步骤。在所述衬底（１２）之上形成覆层（１４）。在所述覆层（１４）之上形成虚设层（ＤＬ），所述覆层具有顶表面。蚀刻所述虚设层（ＤＬ）以形成不同的宽度的构图的虚设部件（ＤＡ、ＤＢ、ＤＣ），并且暴露所述虚设部件的侧壁（３０Ｎ、３１Ｎ、３２Ｎ、３３Ｎ）和在所述虚设部件侧旁的所述覆层（１４）的部分的所述顶表面。在所述器件之上淀积隔离物层（１８Ｃ）覆盖所述构图的虚设部件（ＤＡ、ＤＢ、ＤＣ）和所述覆层（１４）的暴露的表面。回蚀刻所述隔离物层（１８Ｃ），在间隔超过最小间隔的所述构图的虚设部件（ＤＡ、ＤＢ、ＤＣ）的侧壁的侧旁形成侧壁隔离物（３０Ｎ、３１Ｎ、３２Ｎ、３３Ｎ）并在间隔小于所述最小间隔的所述构图的虚设部件的侧壁之间形成超宽隔离物。剥离所述构图的虚设部件。暴露在所述侧壁隔离物（３０Ｎ、３１Ｎ、３２Ｎ、３３Ｎ）侧旁的部分所述衬底。通过蚀刻所述衬底构图所述衬底（１２）的暴露的部分。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及制造半导体器件的方法，更具体而言，涉及通过包括硬掩 模形成技术的步骤序列来制造半导体器件的特征的方法。
技术介绍
当代集成电路产品需要大量的片上存储器器件。在典型的微处理器芯片上，静态随才;U^M储器(SRAM)器件占据了大于三分之二 (2/3)的 芯片表面面积。随着集成电路尺寸不可逆转地变得越来越小，由此减小了 FET器件尺 寸，主要由于光刻分辨率的限制，我们发现越来越难以持续这一趋势以缩 放SRAM器件至较小尺寸。使用隔离物以构图具有恒定宽度的亚光刻单特征已被提议用于鳍片 (Fin ) FET构图。Yang-Kyu Choi, Tsu-Jae King和Chenming Hu在题 目为"A Spacer Patterning Technology for Nanoscale CMOS" IEEE Transactions on Electron Devices, Vol.49, No.3， 2002年3月，pp.436-441 的论文中示出了示例了上述问题的在鳍片FET器件中形成RSD区域的现 有技术方法，描述了使用牺牲层和CVD隔离物层的隔离物构图技术，其 中不是通过光刻而是通过CVD膜厚度来完成最小尺寸特征。形成鳍片FET 器件组，使用薄绝缘体层覆盖由掩埋氧化物(BOX)衬底形成的绝缘体上 硅(SOI)衬底，通过多晶硅层覆盖薄绝缘体层，接着由氧化硅硬掩模层 覆盖多晶硅层。在硬掩模层的表面上形成具有垂直侧壁的两个平行的矩形 牺扭SiGe特征。接下来，使用同样具有垂直侧壁的磷硅酸盐玻璃(PSG) 侧壁隔离物给SiGe特征的侧壁加衬里。然后，通过选择性干法蚀刻去除牺6牲SiGe特征，留下PSG隔离物结构。然后，通过选择性湿法蚀刻去除SiGe残余物。然后，跨PSG隔离物 结构的末端形成两个源极漏极掩模。接下来，在CF4气氛中干法蚀刻掉硬 掩模，并在Ch和HBr气氛中蚀刻未被掩模保护的多晶硅和PSG特征，形 成源极/漏极区域和鳍片FET器件的鳍片。然而，因为不能调整构图的特 征的宽度，所以Choi等人所描述的鳍片FET应用很受局限。在SRAM器件中，为了SRAM稳定，即，在读取过程期间不被损坏， 要求下拉NFET必须比传输门(pass-gate )NFET稳定。这就要求下拉NFET 必须比传输门的宽度大。Buynoski等人的题目为"Double spacer FinFET Formation"的美国专 利No.6，709，982描述了一种用于在半导体器件中形成结构组的方法。开始 于在衬底上形成导电层，其中导电层包括导电材料。然后，在导电层之上 形成氧化物层。然后，在氧化物层中蚀刻至少一个开口，用导电材料填充 至少一个开口，蚀刻导电材料以沿该一个开口的侧壁形成隔离物，并且去 除氧化物层和部分导电层以形成结构组。Choi的题目为"Method of Patterning Fine Line Width Semiconductor Topology Using a Spacer"的美国专利No.5，023，203描述了 一种用于减小 线宽的方法，通过多层抗蚀剂掩模构图衬底，在多层掩模的上部形成用于 暴露下抗蚀剂层的孔之后，但是在蚀刻下抗蚀剂层之前，在掩模上形成隔 离物氧化物层。对氧化物层进行干法系统蚀刻以垂直向下去除氧化物层的 材料到下抗蚀剂层的表面。因为覆盖氧化物层的实际步骤，沿着在掩模的 上部中的原始孔的侧壁保留隔离物或梁(stringer)部分，从而减小了啄光 窗口的尺寸。保留该侧壁隔离物作为掩模结构的整体部分，这允许降低将 在下面的衬底中复制的线宽。
技术实现思路
本专利技术的 一 个目的为提供一种以不同的宽度构图亚光刻特征的方法。 本专利技术的另 一 目的为提供一种用于通过以不同的宽度构图亚光刻特征的方法来制造高密度SRAM器件的方法。根据本专利技术，提供了 一种用于以不同的宽度构图亚光刻特征的方法。 在衬底(例如半导体晶片)上形成器件。首先在所述衬底上形成覆层。然 后，使用常规光刻技术的可溶解的规则光致抗蚀剂图形，在所述衬底之上 形成包括硬掩模材料的虚设(dummy)特征，但是所述虚设特征以不同的 宽度相间隔。然后，在所述器件之上形成硬掩模材料层以覆盖所述虚设特 征，然后，回蚀刻所述硬掩模材料，在间隔较宽的所述虚设特征的侧壁上 保留由所述硬掩模材料构成的窄侧壁隔离物特征，并在每对紧密邻近地设 置的虚设特征之间保留同样由所述硬掩模材料构成的超宽隔离物特征。也 就是说，每对紧密邻近地设置的虚设特征之间的间隔被以超宽隔离物特征 的形式存在的隔离物材料所填充。然后，从所述晶片上去除所述虛设特征， 在所M层之上保留包括所述窄宽度侧壁隔离物特征和所述超宽隔离物特 征的所述硬掩模特征。然后，将所述侧壁隔离物特征和所述超宽隔离物特 征用作石更掩模以在所述覆层中获得匹配的最终图形，所述图形将通过蚀刻 所述衬底而转移到所述衬底中，以便以所述硬掩模的图形形成分离的窄的 和宽的衬底特征。使用所述方法可以制造超高密度SRAM。进一步，根据本专利技术， 一种处理器件的衬底的方法包括以下步骤。在 所述衬底之上形成覆层。在所述覆层之上形成虚设层，所M层具有顶表 面。蚀刻所述虚设层形成不同宽度的构图的虛设部件并暴露所述虛设部件 的侧壁和在所述虚设部件侧旁的部分的所^层的所述顶表面。在所述器 件之上淀积隔离物层覆盖所述构图的虛设部件和所述覆层的暴露的表面。 回蚀刻所述隔离物层，在间隔超过最小间隔的所述构图的虚设部件的侧旁 形成侧壁隔离物，并在间隔小于所述最'j、间隔的所述构图的虚设部件的侧 壁之间形成超宽隔离物。剥离所述构图的虛设部件。暴露在所述侧壁隔离 物侧旁的部分的所述衬底。通过蚀刻所述衬底构图所述衬底的暴露的部分。才艮据本专利技术的另 一方面， 一种具有上拉、下拉和传输门晶体管的SRAM 器件包括亚光刻的晶体管沟道，其中所述下拉晶体管的沟道比所述传输门 晶体管的沟道的宽度大。通过下列详细的描述和所附权力要求并结合附图，本专利技术及其目的和 特征将更易于显而易见。附图说明下面参考附图解释并描述本专利技术的前述和其它方面以及优点，其中 图1A-1L是在根据本专利技术的方法的制造方法期间的半导体器件10的正视截面图，在图2中示出了其流程图2是示例了根据本专利技术的方法的制造方法的流程图3是显微照片，示出了用铬层标记的在构图特征的硬掩模之间的间隔中形成的隔离物材料的均厚(blanket)层的正视截面轮廓； 图4-13示出了在图2的处理步骤期间的器件的平面图； 图14示出了图O的器件的修改，完整的SRAM单元的版图包括位于虚线中的六个FET晶体管，通过消除了不是单元的一部分的栅极线路来强调SRAM单元的结构；图15示出了沿图14中的线15-15，获得的截面；以及 图16是图14中示出的SRAM器件的示意性电路图。具体实施例方式图1A-1L是在根据本专利技术的方法的制造方法期间的半导体器件10的 正面、截面图。图2是示例了根据本专利技术的方法制造半导体器件10的方法的流程图。 步骤A图1A示出了根据图2中示出的流程所示的本专利技术在其制造方法的第 一步A中的半导体器件10垂直正面图。硅衬底12，使用N或P类型掺杂 剂预掺杂该衬底以提供有源区域，在硅衬底12的顶表本文档来自技高网...
【技术保护点】
一种处理器件的衬底（１２）的方法，包括以下步骤： 在所述衬底（１２）上形成具有顶表面的覆层（１４）； 在所述覆层（１４）的所述顶表面之上形成虚设层（ＤＬ）； 以不同宽度的图形构图所述虚设部件（１７），并暴露所述虚设部件的侧 壁和在所述虚设部件（１７）侧旁的所述覆层（１４）的所述顶表面的部分； 淀积隔离物层（１８）覆盖所述构图的虚设部件，并在间隔超过最小间隔的所述构图的虚设部件（ＤＡ、ＤＢ、ＤＣ）的所述侧壁的侧旁形成包括侧壁隔离物（３０Ｎ、３１Ｎ、３２Ｎ、 ３３Ｎ）的隔离物，并且在间隔小于所述最小间隔的所述构图的虚设部件（ＤＡ、ＤＢ、ＤＣ）的侧壁之间形成超宽隔离物（１８Ｗ）； 剥离所述构图的虚设部件（ＤＡ、ＤＢ、ＤＣ）； 暴露在所述隔离物（３０Ｎ、３１Ｎ、３２Ｎ、３３Ｎ）侧旁的所述 衬底（１２）的部分；以及 通过蚀刻所述衬底来构图所述衬底（１２）的暴露的部分。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：杨海宁，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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