半导体器件及其制备方法技术

本发明专利技术提供一种半导体器件的制备方法，包括：提供一形成有凹槽的衬底，所述衬底上形成有栅极结构和侧墙结构；在凹槽中形成第一种层；在第一种层上形成第二种层；在凹槽中填充外延主体层以及在外延主体层上形成盖帽层，其中，第二种层中掺杂的P/N型导电离子浓度大于第一种层中掺杂的P/N型导电离子浓度。本发明专利技术提供一种半导体器件，包括：形成有凹槽的衬底以及形成于凹槽中的第一种层、第二种层和外延主体层。本申请通过在所述凹槽中依次形成第一种层和第二种层并且在所述第二种层中掺杂浓度大于所述第一种层中的P/N型导电离子，可以有效提高器件沟道区(凹槽位置)中载流子迁移率，从而提高器件的性能与良率。从而提高器件的性能与良率。从而提高器件的性能与良率。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本申请涉及FinFET器件
，具体涉及一种半导体器件及其制备方法。

技术介绍

[0002]随着技术的发展，PMOS器件、NMOS器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm及以下时，目前现有工艺会考虑在源/漏区采用嵌入式外延层来改变沟道区的应力，提高沟道区载流子的迁移率，从而提高器件的性能。通常形成嵌入式外延层的步骤包括：在形成栅极结构之后，在栅极结构的两侧的衬底中先自对准形成凹槽；之后，再采用外延工艺在凹槽中自对准形成嵌入式外延层。
[0003]现有工艺中，14nm工艺节点的PMOS/NMOS的源/漏区的凹槽内生长嵌入式掺硼/磷外延层，但是实际工艺过程中，现有的嵌入式掺硼/磷外延层存在导电离子浓度过低的问题，这造成PMOS/NMOS器件的短沟道效应明显，对器件性能产生严重的影响。

技术实现思路

[0004]本申请提供了一种半导体器件及其制备方法，可以解决PMOS、NMOS器件的短沟道效应缺陷的问题。
[0005]一方面，本申请实施例提供了一种半导体器件的制备本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供一衬底，所述衬底上形成有栅极结构和位于所述栅极结构侧的侧墙结构，所述侧墙结构两侧的所述衬底中形成有凹槽；形成第一种层，所述第一种层覆盖所述凹槽的底壁和侧壁，所述第一种层中掺杂有N型导电离子或P型导电离子；形成第二种层，所述第二种层覆盖所述第一种层，所述第二种层中掺杂有N型导电离子或P型导电离子，其中，所述第二种层中掺杂的离子与所述第一种层中掺杂的离子的种类相同并且所述第二种层中掺杂的离子浓度大于所述第一种层中掺杂的离子浓度；形成外延主体层，所述外延主体层覆盖所述第二种层并填充所述凹槽；以及，形成盖帽层，所述盖帽层覆盖所述外延主体层。2.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用高压选择性外延生长工艺形成所述第一种层，其中，反应腔的压力设置为50Torr～300Torr。3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一种层中的N型导电离子或P型导电离子的掺杂浓度为1E19atom/cm3～5E19atom/cm3。4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一种层的厚度为0.1nm～5nm。5.根据权利要求1所述的半导体器件的制备方法，其特征在于...

【专利技术属性】
技术研发人员：涂火金，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：