CMOS晶体管及其制造方法技术

本发明专利技术提供一种CMOS晶体管，包括：包含NMOS区域和PMOS区域的衬底和层间绝缘介质层，所述NMOS区域上形成有第一沟槽，所述PMOS区域上形成有第二沟槽，第一沟槽中形成有栅介质层、第一阻挡层、第二阻挡层、第三阻挡层、N型功函数层和金属组合层；第二沟槽中形成有栅介质层、第一阻挡层、第二阻挡层、P型功函数层、第三阻挡层、N型功函数层和金属组合层。本发明专利技术还提供一种CMOS晶体管的制造方法。本申请通过在第二沟槽中的P型功函数层和N型功函数层之间形成第三阻挡层，可以避免所述N型功函数层和组合金属层中的金属离子(铝离子)扩散至所述P型功函数层中，保证了PMOS的Vmin的有效，提高了CMOS的良率。CMOS的良率。CMOS的良率。

【技术实现步骤摘要】
CMOS晶体管及其制造方法


[0001]本申请涉及CMOS半导体器件
，具体涉及一种CMOS晶体管及其制造方法。

技术介绍

[0002]随着CMOS技术的发展，传统的二氧化硅栅介质层和多晶硅栅极结构的晶体管已经达到物理极限，比如说由于量子隧穿效应导致的漏电流过大的问题和多晶硅栅极的耗尽问题等严重影响了半导体器件的性能。从45nm技术节点开始，在高介电常数金属栅极(HKMG)工艺基础上研制出的高介电常数金属栅(HKMG)堆栈式晶体管有效地解决了以上技术难题。
[0003]华力微电子在28nm高介电常数金属栅极技术节点采用了业界主流的后金属栅极(Gate
‑
Last)沉积工艺。在这种工艺流程中，冗余多晶硅(Dummy Poly)被去除后层间绝缘介质层中会留下制作金属栅极的沟槽。根据P型金属栅极和N型金属栅极的不同，沟槽内需要沉积不同的金属层，通常先制备用于后续P型功函数层刻蚀步骤的刻蚀阻挡层，然后制备P型功函数层。当前工艺中金属栅极中的铝离子的扩散严重影响PMOS的Vt，导致Vmin(最小电压)失效等良率问题。...

【技术保护点】

【技术特征摘要】
1.一种CMOS晶体管，其特征在于，包括：衬底，所述衬底包含NMOS区域和PMOS区域；层间绝缘介质层，所述层间绝缘介质层覆盖所述衬底，所述层间绝缘介质层中形成有第一沟槽和第二沟槽，其中，所述第一沟槽位于所述NMOS区域上，所述第二沟槽位于所述PMOS区域上；栅介质层，所述栅介质层分别覆盖所述第一沟槽的底壁和所述第二沟槽的底壁；第一阻挡层，所述第一阻挡层分别覆盖所述第一沟槽和所述第二沟槽中的所述栅介质层；第二阻挡层，所述第二阻挡层分别覆盖所述第一沟槽的侧壁和所述第二沟槽的侧壁以及所述第一沟槽和所述第二沟槽中的所述第一阻挡层；P型功函数层，所述P型功函数层覆盖所述第二沟槽中的所述第二阻挡层；第三阻挡层，所述第三阻挡层分别覆盖所述第一沟槽中的所述第二阻挡层和所述第二沟槽中的所述P型功函数层；N型功函数层，所述N型功函数层分别覆盖所述第一沟槽和所述第二沟槽中的所述第三阻挡层；以及，组合金属层，所述组合金属层分别覆盖所述第一沟槽和所述第二沟槽中的所述N型功函数层。2.根据权利要求1所述的CMOS晶体管，其特征在于，所述第三阻挡层的材质为TiAlC。3.根据权利要求1所述的CMOS晶体管，其特征在于，采用原子层沉积工艺形成所述第三阻挡层。4.根据权利要求1所述的CMOS晶体管，其特征在于，所述第三阻挡层的厚度为5.根据权利要求1所述的CMOS晶体管，其特征在于，所述CMOS晶体管还包括：第四阻挡层，所述第四阻挡层分别位于所述第一...

【专利技术属性】
技术研发人员：潘光明，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：